[發(fā)明專利]基于觸發(fā)器環(huán)的時鐘分頻方法及其時鐘分頻電路

無效

• 申請?zhí)枺?/td>: 200810115145.0
• 申請日: 2008-06-18
• 公開（公告）號: CN101291149A
• 公開（公告）日: 2008-10-22
• 發(fā)明（設(shè)計）人: 楊柱
• 申請（專利權(quán)）人: 北京中星微電子有限公司
• 主分類號: H03K23/54
• 分類號: H03K23/54
• 代理公司: 北京天悅專利代理事務(wù)所
• 代理人: 田明;任曉航

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路的時鐘分頻技術(shù)，具體涉及一種基于觸發(fā)器環(huán)的時鐘分頻方法及其時鐘分頻電路。

背景技術(shù)

時鐘分頻電路在集成電路的設(shè)計中很常見，由于芯片的pad往往不能輸入很高頻的時鐘，或者芯片外部沒有高頻的時鐘源，常常是從pad輸入一個頻率比較低的時鐘，如12M的clock，這個時鐘接到內(nèi)部鎖相環(huán)的輸入，鎖相環(huán)是一種倍頻電路，可以根據(jù)較低頻輸入的時鐘產(chǎn)生一個高頻的時鐘，如480M的時鐘。基于功能或功耗、面積、時序的考慮，芯片內(nèi)部往往需要一個或多個功能性的時鐘(fclk1，fclk2，….)，時鐘分頻電路就是將鎖相環(huán)輸出的高頻時鐘分頻，產(chǎn)生較低頻率和占空比的電路，芯片中常見的時鐘結(jié)構(gòu)如圖1所示。

對于時鐘分頻電路，目前通常的做法是采用一個counter來計數(shù)，當counter計數(shù)到達限定值的時候重新開始計數(shù)，通過計數(shù)器的狀態(tài)來實現(xiàn)分頻。圖3為現(xiàn)有技術(shù)中的一種6分頻電路原理圖。

用verilog語言描述的一個最大可以實現(xiàn)6?3分頻的電路是這樣的：

Reg[5:0]counter；

Always@(posedge?clock?or?negedge?reset)

???If??(reset)

????????Counter[5:0]＜＝#16’h0；

Else?if(counter[5:0]＝＝6’h37)

???Counter[5:0]＜＝#16’h0；

Else

???Counter[5:0]＜＝#1?counter[5:0]+1’b1；

Always@(posedge?clock?or?negedge?reset)

If??(reset)

????fclk＜＝#1?1’?b0

Else?if(counter[5:0]＝＝6’h37)

????Fclk＜＝#1?1’?b1

Else?if(counter[5:0]＝＝6’h15)

????Fclk＜＝#1?1’b1

其中37和15是用來決定占空比的。

從電路實現(xiàn)的角度，上述電路有觸發(fā)器及觸發(fā)器之間的邏輯組成，上述電路中有7個觸發(fā)器及一些組合邏輯，從timing的角度，往往關(guān)心最長的路徑，上述電路的最長路徑可以如下計算。

Log2(6+6+6)＝log2(18)＝5

而每一級的組合邏輯的延時是可以估算出來的，假設(shè)為0.3ns，而觸發(fā)器的時序要求是0.7ns，由此推算，整個電路的延時是0.3×5+0.7＝2.2ns，也就是說，這樣的電路能工作的最高頻率是454MHz，如果PLL的時鐘頻率高于454MHz，通常的分頻電路就無法工作。

上述情況的通常解決方法是采用兩級分頻，不過兩級分頻存在分頻數(shù)不準確的問題，同時在時序的分析上不方便，而且多級分頻電路有時存在電路規(guī)模比較大的缺陷。

發(fā)明內(nèi)容

本發(fā)明的目的在于針對現(xiàn)有技術(shù)所存在的缺陷，提供一種延時小、工作頻率高，且能夠減小電路實現(xiàn)規(guī)模的基于觸發(fā)器環(huán)的時鐘分頻方法及其時鐘分頻電路。

本發(fā)明的技術(shù)方案如下：一種基于觸發(fā)器環(huán)的時鐘分頻方法，該方法將若干個觸發(fā)器的數(shù)據(jù)輸入端和數(shù)據(jù)輸出端依次相連接，最后一個觸發(fā)器的數(shù)據(jù)輸出端與第一個觸發(fā)器的數(shù)據(jù)輸入端連接，從而形成一個觸發(fā)器環(huán)電路；根據(jù)分頻電路對占空比的要求選擇觸發(fā)器環(huán)中帶置位端和帶復(fù)位端的觸發(fā)器的個數(shù)，根據(jù)時鐘波形的要求確定帶置位端和帶復(fù)位端的觸發(fā)器的位置；將觸發(fā)器環(huán)電路接入系統(tǒng)分頻電路中，以最后一個觸發(fā)器的空閑數(shù)據(jù)輸出端作為觸發(fā)器環(huán)電路的輸出端，實現(xiàn)時鐘分頻。

進一步，在上述基于觸發(fā)器環(huán)的時鐘分頻方法中，依次連接的觸發(fā)器的個數(shù)即為所要求實現(xiàn)的分頻數(shù)。

另一種情況，如果所要求的分頻數(shù)不是素數(shù)，則將該分頻數(shù)表達為多個素數(shù)相乘的形式，通過分解后的素數(shù)所對應(yīng)的多個觸發(fā)器環(huán)電路級聯(lián)的方式實現(xiàn)分頻，以減小電路規(guī)模。

進一步，在上述基于觸發(fā)器環(huán)的時鐘分頻方法中，根據(jù)占空比的要求，高電平選擇若干個帶置位端的觸發(fā)器依次連接，低電平選擇若干個帶復(fù)位端的觸發(fā)器依次連接。

如上所述的基于觸發(fā)器環(huán)的時鐘分頻方法，其中，對于一個時鐘周期內(nèi)存在不規(guī)則形式的時鐘波形，將帶置位端的觸發(fā)器和帶復(fù)位端的觸發(fā)器交替設(shè)置，以對應(yīng)波形特點。