[發明專利]移位寄存器及液晶顯示柵極驅動裝置

有效

• 申請號: 200810104114.5
• 申請日: 2008-04-15
• 公開（公告）號: CN101562048B
• 公開（公告）日: 2011-09-07
• 發明（設計）人: 胡明
• 申請（專利權）人: 北京京東方光電科技有限公司
• 主分類號: G11C19/28
• 分類號: G11C19/28;G09G3/36
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 劉芳

技術領域

本發明涉及一種移位寄存器，特別是一種用于液晶顯示的移位寄存器及液晶顯示柵極驅動裝置。

背景技術

一般來講，一個有源驅動顯示設備，例如液晶顯示，是一個像素陣列在數據線和掃描線交錯的矩陣當中的。在這里，像素陣列的橫向部分是由掃描線組成，該掃描線則是由一個移位寄存器作為掃描驅動來給像素陣列提供信號。

上述移位寄存器主要是由非晶硅薄膜晶體管組成，雖然非晶硅薄膜晶體管具有比較低的遷移率，但是，在關閉狀態下具有非常低的漏電流以及在大面積布置的情況下具有比較一致的開啟電壓，因此，非晶硅薄膜晶體管作為移位寄存器的基本元件越來越受到重視。

如圖1所示，為現有移位寄存器的工作原理示意圖。該移位寄存器主要包括兩個部分，一部分為節點控制電路1，另一部分為通過節點控制的輸出電路2，其中，通過節點控制電路1產生的節點A用于控制非晶硅薄膜晶體管TA的開啟狀態，產生的節點B用于控制非晶硅薄膜晶體管TB的開啟狀態。該電路中，節點A控制TA的開啟狀態主要有兩種情況，其工作時序圖分別如如圖2和圖3所示，其中VGH為高電平輸入端、VGL為低電平輸入端、CLK為時鐘信號、G(n-1)、G(n)、G(n+1)為相鄰移位寄存器的輸出信號。圖1中的移位寄存器按照圖2中的工作時序工作時，該移位寄存器的主要優點是：非晶硅薄膜晶體管TA的占空比比圖3的小50％。但是，由于當輸出信號G(n)?由高電平拉為低電平時，都是由非晶硅薄膜晶體管TB的開關來完成的。一般設計非晶硅薄膜晶體管TB的寬長比(即，晶體管制作中溝道的寬度和長度的比值，該比值與晶體管的工作電流成正比)要小于非晶硅薄膜晶體管TA的寬長比，所以容易造成輸出端由高電平變為低電平的延遲，而且給作為拉低輸出電平的非晶硅薄膜晶體管TB帶來很大的壓力。如果按照圖3中的時序來工作，首先非晶硅薄膜晶體管TA的占空比比圖2大50％，這樣很容易增加非晶硅薄膜晶體管TA的開啟電壓的偏移，從而減少非晶硅薄膜晶體管TA的壽命。但是，采用圖3的工作時序也有其自身的優點，非晶硅薄膜晶體管TA在時鐘信號CLK由高電平變為低電平的時候，還是開啟狀態，所以可以通過非晶硅薄膜晶體管TA來使輸出端放電，將其拉為低電平。這樣既可以減少輸出的延遲，也可以減少作為拉低輸出電平的非晶硅薄膜晶體管TB的壓力。

但是，不管圖1的移位寄存器是按照圖2還是圖3的時序來工作，都會面臨一個同樣的問題是，當偏置電壓運用在非晶硅薄膜晶體管的柵極上面，非晶硅薄膜晶體管的開啟電壓開始隨著偏置電壓的極性為正電壓而增加。當非晶硅薄膜晶體管用來作為像素的驅動的時候，非晶硅薄膜晶體管的工作占空比非常小，典型的在0.1％到0.2％之間，因此，它處于開啟的時間相對關閉的時間來說比較短，基本上開啟時間不會受到什么影響。但是，作為像素驅動的移位寄存器電路中，非晶硅薄膜晶體管的占空比比較大，基本在5％-10％之間，甚至更大，這樣在柵極正向偏置電壓下面，非晶硅薄膜晶體管的工作電流會下降，而且開啟電壓的偏移也會越來越大，最后阻止非晶硅薄膜晶體管正常工作。在圖1所示的移位寄存器中，表現為：主要的非晶硅薄膜晶體管TA的開啟電壓的大小會逐漸升高，并且越來越大，節點A的電壓不能再開啟非晶硅薄膜晶體管TA，從而影響非晶硅薄膜晶體管TA的壽命，導致電路不能正常工作。

發明內容

本發明的目的是為了解決用于控制輸出信號的非晶硅薄膜晶體管的開啟電壓會隨著工作時間的增加，偏移越來越大的問題，提供一種移位寄存器及使用該移位寄存器的柵極驅動電路，以使得液晶顯示器的柵極驅動電路具有低成本、低功耗，使用壽命長的優點。

為了實現上述目的，本發明提供了一種移位寄存器，包括：

第一薄膜晶體管，其漏極連接第一時鐘信號輸入端，源極連接輸出信號端；

第二薄膜晶體管，其漏極分別與所述第一薄膜晶體管的源極和所述輸出信號端相連接，源極連接低電平輸入端；

補償開啟電壓單元，用于補償所述第一薄膜晶體管的柵極的開啟電壓，分別與第二時鐘信號輸入端、第三時鐘信號輸入端、輸入信號端、所述輸出信號端、所述第一薄膜晶體管的柵極和所述低電平輸入端相連接；

低電平保持單元，用于當所述輸出信號為低電平時，保持所述輸出信號的狀態，分別與所述輸入信號端、所述第二時鐘信號輸入端、所述第二薄膜晶體管的柵極和所述低電平輸入端相連接；

所述補償開啟電壓單元包括：

第三薄膜晶體管，其柵極連接所述第二時鐘信號輸入端，源極與所述第一薄膜晶體管的柵極連接；