[發明專利]一種AES中列混合變換模塊的加解密復用方法

無效

• 申請號: 200810097923.8
• 申請日: 2008-05-19
• 公開（公告）號: CN101588234A
• 公開（公告）日: 2009-11-25
• 發明（設計）人: 李玉文;張興;蔣安平;曹健
• 申請（專利權）人: 北京大學深圳研究生院
• 主分類號: H04L9/06
• 分類號: H04L9/06;H04L9/28
• 代理公司: 暫無信息
• 代理人: 暫無信息

所屬技術領域

本發明涉及加解密技術，尤其是AES加解密電路的優化。

背景技術

AES算法是美國國家標準委員會NIST于2000年公布的一種分組密碼算法。它的基本要 求是，采用對稱分組密碼體制，其分組長度和密鑰長度都可改變。密鑰長度的最少支持為128、 192、256，分組長度128位。該算法是把要加密的數據分為每組128bit的數據塊(block)， 然后用長為128、196或者256bit的密鑰對每組數據進行加密，最后得到密文。

AES算法的核心有：AddRoundKey(密鑰擴展)、SubBytes(字節變換)、ShiftRows(行位 移變換)MixColumns(列混合變換)這4種操作。Subbyte變換為非線性層；ShiftRow和 MixColumn運算為線行混合層；AddRoundKey運算為密鑰加層。他們共同組成了各輪迭代變換 的子變換。

對于AES加解密算法，列混合變換模塊分為加密列混合變換模塊和解密逆列混合變換模 塊。在具體實現該模塊的過程中，如果加密和解密分別進行設計，需要用比較多的電路來實 現，這樣不利于AES協處理器的VLSI硬件實現和系統集成。所以，有必要對AES的列混合變 換模塊進行優化以達到節省面積和功耗的目的。

發明內容

為了克服AES中列混合變換模塊面積功耗較大，以及加密和解密應用各自列混合變換模塊 的重復所帶來的面積和功耗的增加，本發明提出一種基于復用技術的處理方法，該方法有效 減小AES算法電路中列混合部分的電路規模，功耗和成本，降低了復雜程度，更加適于使用VLSI 硬件實現和集成。

本發明解決其技術問題所采用的技術方案是：

根據AES算法中的列混合變換模塊的結構，在找出該模塊加密和解密相同部分之后，對 不同部分進行優化和擬合。

列混合變換是將AES操作中間狀態的矩陣的列在GF(2⁸)域中乘以固定多項式c(x)后 模x⁴+1的結果。列混合變換的逆運算與列混合變換類似，輸入多項式在模x⁴+1下與另一個常 數多項式d(x)相乘。此前，在GF(2⁸)域中，已有基于乘法找出c(x)和d(x)不同之處， 然后引入多路選擇開關在加密和解密時對其進行不同的選通，進而實現的加解密復用的列混 合方案。

受此啟發，本發明基于GF(2⁸)域中的加法找出c(x)和d(x)在GF(2⁸)域中的不同，也 就是找出d(x)-c(x)，基于這個不同點在解密中進行補足，并最大程度的復用相同點c (x)，完全由與門和異或門構成列混合加解密復用單元模塊。根據c(x)和d(x)在GF(2⁸) 域中的關系d(x)＝c(x)+{08}(x³+x)+{0c}(x²+1)，讓S1與S3，S0與S2彼此臨近， 使它們分別異或后再在GF(2⁸)域中乘以系數，這樣可以更好的保證電路結構的平衡性和規整 性，使結構更加優化。對于c(x)的實現中，在S1，S3和S0，S2分別與各自系數相乘后， 同時分別進行異或，然后兩者間再一次異或，這樣可保證路徑延遲大致相同。對于最后一個 異或門而言，延遲路徑長度大致相同，都是從輸入端經過兩級異或門和一級的乘法操作。這 樣，減小了門電路的競爭與冒險，從而有效降低了模塊的功耗。

而對列混合變換模塊中的輸入端硬件連線邏輯單元，用一個計數器控制其連接狀態，并 且在其之后組合電路不變的前提下，依次為：

當Counter＝1時，由上至下為S2，S0，S3，S1；

當Counter＝2時，由上至下為S1，S3，S2，S0；

當Counter＝3時，由上至下為S0，S2，S1，S3；

當Counter＝4時，由上至下為S3，S1，S0，S2；

最后，只要在加密或解密時，用一個使能信號來控制區分即可實現列混合和逆列混合功 能，簡單易行。本發明可節省近一半的成本和電路規模，也有助于功耗的降低。

本發明的有益效果是，以較小的硬件成本的開銷和較低的功耗，實現了加解密復用和字 節處理復用的列混合變換模塊，進而可以使AES更好的集成在系統中，有利于VLSI硬件實現。

附圖說明