[發明專利]半導體裝置

有效

• 申請號: 200810095152.9
• 申請日: 2008-02-05
• 公開（公告）號: CN101261990A
• 公開（公告）日: 2008-09-10
• 發明（設計）人: H·薩庫萊
• 申請（專利權）人: 精工電子有限公司
• 主分類號: H01L27/04
• 分類號: H01L27/04;H01L27/06
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 王岳;王忠忠

技術領域

本發明涉及半導體裝置，特別涉及形成在硅半導體襯底上的CMOS器件或非易失性存儲器。

背景技術

以往，硅半導體襯底上的CMOS晶體管或MOS電容等采用以下結構。

首先，如圖3所示，在具有單一面方位例如<100>或<110>等的硅晶片襯底28上，利用公知的技術，在所希望的部位應用公知技術形成例如NMOS晶體管40、PMOS晶體管41以及MOS電容42，該NMOS晶體管40、PMOS晶體管41將氧化硅膜作為柵極氧化膜32、33并將多晶硅作為柵電極35、36，該MOS電容42在硅襯底28表面形成下部電極31、將氧化硅膜作為柵極氧化膜34并將多晶硅作為柵電極37。

在所形成的NMOS晶體管、PMOS晶體管、MOS電容等中，任意的半導體元件都在溝道區或硅襯底和氧化硅膜界面應用單一的面方位。

但是，通常電子對于<100>面的遷移率較高，但是，空穴的遷移率降到電子的1/4～1/2。此外，空穴對于<110>面的遷移率與<100>面相比較，為2倍以上，但是，電子的遷移率顯著劣化。

即，在單一面方位上形成CMOS晶體管的情況下，NMOS或PMOS的驅動能力與其它相比劣化，為了對此進行彌補，需要增大晶體管的溝道寬度，難于進行晶體管的微細化。

另一方面，為了不使NMOS、PMOS晶體管這二者的驅動能力損失地得到CMOS晶體管，應用如下結構：在硅襯底上使二個面方位混合存在，在<100>面上形成NMOS晶體管，在<110>面上形成PMOS晶體管。(例如，參照專利文獻1或專利文獻2)

專利文獻1特開2005-109498號公報

專利文獻2特開2002-359293號公報

對于現有的元件結構來說，在單一面方位的情況下，在NMOS、PMOS中應用不同的面方位的情況下，成為溝道表面或柵極氧化膜界面的硅襯底也是均勻且平坦的面。

因此，對于在平坦的硅襯底表面上所形成的氧化硅膜來說，由于硅單晶和構成二氧化硅的分子的大小不同，在其界面存在大量的晶體畸變或不飽和鍵，因此存在以下問題。

1、為了晶體管的驅動能力改善或微細化，使柵極氧化膜進一步薄膜化時，界面的晶體畸變的影響變得顯著，柵極氧化膜的絕緣耐壓特性或可靠性劣化。

2、特別是，在積累側使用硅襯底表面的情況較多的MOS電容、或使電子或者空穴通過來使用的非易失性存儲器的溝道氧化膜，與晶體管的柵極氧化膜相比，界面的晶體畸變顯著地影響其特性或可靠性，利用薄膜化進行元件的微細化是困難的。

發明內容

本發明的目的在于改善半導體元件的結構，在形成于硅襯底上的半導體元件中消除所述問題。

在本發明的半導體裝置中，按每個元件應用三個以上的不同面方位，由此，使各元件所要求的特性中的至少面方位所影響的特性為最優，能夠按每個元件獨立地決定。

如上所述，在本發明中，在一個芯片中混合存在三個以上的面方位，由此，能夠不另外影響各元件所要求的特性地使其為最優，能夠有效地縮小元件尺寸。

附圖說明

圖1是本發明的第一實施例的說明圖。

圖2是本發明的第二實施例的說明圖。

圖3是現有技術的說明圖。

具體實施方式

以下，說明本發明的第一實施例。

首先，如圖1(a)所示，應用公知技術，在硅襯底1上的所希望的部位，例如形成NMOS晶體管16、PMOS晶體管17以及MOS電容18，該NMOS晶體管16、PMOS晶體管17將氧化硅膜作為柵極氧化膜8、9并且將多晶硅作為柵電極11、12，該MOS電容18在硅襯底表面具有下部電極7、將氧化硅膜作為柵極氧化膜10并將多晶硅作為柵電極13。對于MOS電容來說，無論將其下部電極作成P型還是N型，以下所述的效果都不會改變。

此時，對于硅襯底的面方位來說，為確保更良好的晶體管的驅動能力，NMOS晶體管的至少溝道區域2應用電子的遷移率較大的<100>面，PMOS晶體管的至少溝道區域3應用空穴的遷移率較大的<110>面或者<111>面。由此，NMOS、PMOS都能夠維持較高的驅動能力，不需要將晶體管的溝道寬度確保為所需以上。