[發明專利]二晶體管式靜態隨機存取存儲器及其記憶胞

無效

• 申請號: 200810092995.3
• 申請日: 2008-04-22
• 公開（公告）號: CN101261878A
• 公開（公告）日: 2008-09-10
• 發明（設計）人: 石維強;柏正豪;劉國楨
• 申請（專利權）人: 智原科技股份有限公司
• 主分類號: G11C11/41
• 分類號: G11C11/41;G11C11/412;G11C11/417;G11C11/418
• 代理公司: 隆天國際知識產權代理有限公司
• 代理人: 陳晨;吳世華

技術領域

本發明涉及一種靜態隨機存取存儲器(static?random?access?memory，以下簡稱SRAM)，特別涉及一種二晶體管(transistor)式靜態隨機存取存儲器的記憶胞(cell)構造。

背景技術

眾所周知，隨機存取存儲器(random?access?memory，簡稱RAM)可分為動態隨機存取存儲器(dynamic?random?access?memory，簡稱DRAM)以及靜態隨機存取存儲器(SRAM)。SRAM只要供應電源，存儲的數據就不會消失；反之，DRAM中所存儲的數據就必須周期性地更新(refresh)，否則數據就會消失。再者，在同樣的操作頻率之下，由于SRAM具有對稱的電路結構，使得SRAM每個記憶胞(memory?cell)中的數據都較DRAM的記憶胞中的數據快速地被存取。因此，雖然SRAM的生產成本較高，但是在電腦中需要快速存取的緩沖存儲器(cache)即必須利用SRAM來完成。而由于公知靜態隨機存取存儲器的記憶胞由六個晶體管(transistor)所組成，因此又稱為6T?SRAM記憶胞。

請參照圖1，其所示為公知6T?SRAM記憶胞的構造。每個記憶胞包括由交互連接(cross-coupling)的反閘(inverter)所組成的觸發器(flip-flop)以及兩個存取晶體管(access?transistor)。也就是說，晶體管Q3與Q1連接成一第一反閘，其中，晶體管Q3源極連接至一電壓源(Vcc)，晶體管Q3漏極為該第一反閘的輸出端，晶體管Q3柵極為該第一反閘的輸入端；而晶體管Q1源極連接至一接地端，晶體管Q1漏極連接至該第一反閘的輸出端，晶體管Q1柵極連接至該第一反閘的輸入端。同理，晶體管Q4與Q2連接成一第二反閘，其中，晶體管Q4源極連接至電壓源(Vcc)，晶體管Q4漏極為該第二反閘的輸出端，晶體管Q4柵極為該第二反閘的輸入端；而晶體管Q2源極連接至接地端，晶體管Q2漏極連接至該第二反閘的輸出端，晶體管Q2柵極連接至該第二反閘的輸入端。再者，第一反閘的輸入端連接至第二反閘的輸出端，而第二反閘的輸入端連接至第一反閘的輸出端。

存取晶體管Q5連接于第一反閘輸出端與一位線(bit?line，BL)之間；存取晶體管Q6連接于第二反閘輸出端與一反相位線(inverted?bit?line，/BL)之間。而存取晶體管Q5與Q6的柵極連接至字線(word?line，WL)用以控制存取晶體管Q5與Q6的動作(turn?on)與不動作(turn?off)。也就是說，存取晶體管Q5與Q6可視為一開關電路同時受控于字線上的信號；或者，存取晶體管Q5與Q6也可稱為通門晶體管(pass-gate?transistor)。

再者，位線(BL)與反相位線L)皆連接至一感測放大器(sense?amplifier，未圖示)。當該字線的信號動作該存取晶體管Q5與Q6時，感測放大器即可以將位線(BL)與反相位線(/BL)上的信號輸出SRAM。

請參照圖2，其所示為公知SRAM存儲器示意圖。該SRAM?100中包括一主控電路(main?control?circuit)10、列解碼器(column?decoder)20、行解碼器(row?decoder)30、記憶胞陣列(memory?cell?array)40、感測放大器輸入/輸出控制電路(sense?amplifier?and?input/output?control?circuit)50。其中，主控電路10可接收多個地址信號(ADD)、時鐘脈沖信號(CLK)、讀寫信號(R/W)，并且根據地址信號(ADD)將部分地址信號傳遞至列解碼器20用以控制位線，而其他部分地址信號傳遞至行解碼器30用以控制字線。再者，感測放大器輸入/輸出控制電路50連接至位線，當SRAM存儲器進行數據寫入時，輸入數據信號就可以經由感測放大器輸入/輸出控制電路50寫入特定的記憶胞；反之，當SRAM存儲器進行數據讀取時，特定的記憶胞中的存儲數據可經過感測放大器輸入/輸出控制電路50而產生輸出數據信號。