[發明專利]減小低功率模式中的泄漏功率

有效

• 申請號: 200810090929.2
• 申請日: 2008-03-28
• 公開（公告）號: CN101277107A
• 公開（公告）日: 2008-10-01
• 發明（設計）人: D·W·弗林
• 申請（專利權）人: ARM有限公司
• 主分類號: H03K19/00
• 分類號: H03K19/00;G06F1/32
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 曾祥夌;張志醒

技術領域

本發明涉及數據處理系統領域。更具體來說，本發明涉及具有低泄漏功率操作模式的數據處理系統。

背景技術

在許多電路、特別是運行遠程電源、如電池的電路中，使電路的功耗保持較低是重要的。以及針對操作電路效率的問題，注意力也轉向減小靜態功耗、即由于泄漏電流引起的功率損失。節省功率可通過為電路提供低功率模式或睡眠模式來實現。在這些模式的一部分中，對電路斷開電力，使得不消耗功率。雖然這是極有功率效率的，但是存在狀態丟失以及在電路加電時恢復這種狀態的問題。還存在簡單地暫停系統并關閉時鐘的低功率模式。在這類情況下，數據沒有丟失。系統往往首先轉到暫停模式，其中，時鐘被關閉，因而各電路元件的狀態保持為那個值。然后，在轉移到完全斷電狀態之前，采取一些步驟來存儲各種保持鎖存器中所需的狀態。

已經發現，暫停模式中的泄漏功率是極為狀態相關的。但是，暫停CPU(或者那個事物的任何IP塊)的結構或微結構狀態沒有受到同樣控制，而只是處于在接收等待中斷或外部硬件控制信號的時刻CPU所處的狀態。

例如，可能存在作為在寄存器級之間具有標準單元邏輯的標準單元來實現的寄存器集合。這種標準單元邏輯是組合邏輯并且可能泄漏功率，但是，這種泄漏功率與寄存器單元(順序邏輯)輸出的值相關。因此，在理論上存在狀態位的集合，它使設置在順序邏輯級之間的組合邏輯的泄漏為最小。但是，加載向量的這個特定集合或者在狀態位中進行掃描以產生這樣一種狀態，在能量和時間方面是昂貴的。

Chopra等人的“用于識別CMOS組合邏輯中的最小泄漏狀態的有效算法”(Proceedings?of?the?17?International?conference?on?VLSI?Design)著眼于不活動周期中CMOS電路的功耗以及它可如何隨各個門電路上的輸入值而變化。它公開了可用于計算向量集合以產生泄漏為最小的輸入值的算法。

Abdollahi等人的“通過輸入向量控制的CMOS?VLSI電路中的泄漏電流減小”(IEEE?Transactions?on?Very?Large?Scale?Integration?Systems，Volm?No2，2004年2月，第140-154頁)公開了響應睡眠信號而使外部輸入和預選內部信號的新集合移入電路，以便使睡眠狀態的功率損失為最小。這些信號被輸入組合邏輯，因此可影響這個邏輯內部的數據通路。

希望能夠減小泄漏功率而不干擾電路的時鐘通路或其它關鍵通路并且不耗用太多功率和時間來產生預期狀態。

發明內容

本發明的第一方面提供包括數據輸入端、數據輸出端、時鐘信號輸入端和鉗制(clamp)信號輸入端的順序電路；所述順序(sequential)電路設置成響應在所述時鐘信號輸入端接收的時鐘信號而使在所述數據輸入端接收的數據信號被時鐘輸入(clock?into)所述電路，并響應所述時鐘信號而從所述順序電路的所述數據輸出端輸出數據信號；以及所述順序電路響應所述鉗制信號輸入端上的預定值而轉換到低功率模式，并在保持所述電路中的所述順序狀態的同時將所述數據輸出設置為強制值(forced?value)，所述強制值選擇成減小來自設置成接收所述輸出數據信號的組合電路的泄漏功率。

向順序電路提供在向鉗制信號輸入端施加預定信號時允許數據輸出被鉗制到強制值的輸入，使順序電路的輸出值能夠在低功率模式下鉗制到預期值。這樣，無需改變順序電路中存儲的值，就可輸出優選值，它們減小這些值所饋入的組合電路中的泄漏功率。根據該實施例，這可能以性能和附加電路為代價。雖然這樣一種代價在性能關鍵的情況下可能是不希望的，但它是對低功率電路的有用增強。

此外，這是減小泄漏功率的有效方式，以及它不干擾時鐘電路并且不影響任何關鍵通路。此外，對電路添加附加輸入是簡單的，因此現有電路可適合于在這種模式工作。

對電路的修改也在順序電路中進行，因此組合電路中與它連接的數據通路不受影響。這些數據通路可能是關鍵數據通路，因而不干擾它們是有利的。

此外，附加輸入的使用表示數據和時鐘線路不受影響。

應當注意，順序電路是保存數據和被計時(clock)的電路，使得使數據被時鐘輸入電路，并保存在其中，然后退出計時。組合電路是不計時的電路。

在一些實施例中，所述順序電路設置成在所述低功率模式中不在所述時鐘信號輸入端接收時鐘信號。