[發明專利]晶片封裝體

無效

• 申請號: 200810086616.X
• 申請日: 2008-03-20
• 公開（公告）號: CN101540300A
• 公開（公告）日: 2009-09-23
• 發明（設計）人: 侯博凱;石智仁
• 申請（專利權）人: 南茂科技股份有限公司
• 主分類號: H01L23/13
• 分類號: H01L23/13;H01L23/488;H01L23/498;H01L23/31
• 代理公司: 上海專利商標事務所有限公司
• 代理人: 陳 亮

技術領域

本發明是有關于一種晶片封裝體，且特別是有關于一種可改善內部的粘著材料的溢膠現象而衍生的問題的晶片封裝體。

背景技術

在半導體產業中，集成電路(integrated?circuits，IC)的生產主要可分為三個階段：集成電路的設計(IC?design)、集成電路的制作(IC?process)及集成電路的封裝(IC?package)。

在集成電路的封裝中，裸晶片是先經由晶圓(wafer)制作、電路設計、光掩模制作以及切割晶圓等步驟而完成，而每一顆由晶圓切割所形成的裸晶片，經由裸晶片上的焊墊(bonding?pad)與封裝基材(substrate)電性連接，再以封裝膠體(molding?compound)將裸晶片加以包覆，以構成一晶片封裝(chip?package)結構。封裝的目的在于，防止裸晶片受到外界溫度、濕氣的影響以及雜塵污染，并提供裸晶片與外部電路之間電性連接的媒介。

請參考圖1，其繪示現有的一種晶片封裝體的剖面示意圖?，F有晶片封裝體100包括一晶片110、一導線架(lead?frame)120、導電接合材料130與一封裝膠體140。其中，導線架120具有一晶片座(die?pad)122與多個引腳(lead)124。晶片110則是通過導電接合材料130配置于晶片座122上，并通過多條導線152而電性連接至引腳124。封裝膠體140則包覆晶片110、導線152、晶片座122與各個引腳124的一部分。另外，現有晶片封裝體100還包括多條接地導線154，其可電性連接晶片110與晶片座122。

然而，現有晶片封裝體的導電接合材料會有溢膠現象，而造成晶片封裝體的不正常電性連接以及可靠度降低等問題。一般而言，在實際進行晶片粘晶(diebond)的制程時，導電接合材料130容易產生溢膠而污染晶片座上的接地導線154(如圖1所示)。而且，導電接合材料也容易因制程中的受壓與受熱，使得其中的導電粒子接觸接地導線，而使其電性相連。

由上述可知，現有晶片封裝結構100實有改進的必要性。

發明內容

有鑒于此，本發明的目的就是在提供一種晶片封裝體，能夠避免因晶片與晶片座之間的粘著材料的溢膠現象而造成不正常電性連接，且可提高封裝體的可靠度。

為了達到上述目的，本發明提出一種晶片封裝體，包括：晶片座、多個引腳、晶片、粘著層以及封裝膠體。其中，晶片座具有一頂面以及相對應的一底面，而頂面上配置有一止擋部，且這些引腳環繞晶片座配置。晶片配置在止擋部所環繞的晶片座的頂面上，且與這些引腳電性連接。而且，止擋部的一頂面高于其所環繞的晶片座的頂面。另外，粘著層配置在晶片與晶片座之間。封裝膠體包覆晶片、部分引腳與晶片座。

依照本發明的實施例所述的晶片封裝體，上述的止擋部例如是一環形止擋部、多個子止擋部，或者是離散配置的多個條形子止擋部和多個L形子止擋部。

依照本發明的實施例所述的晶片封裝體，上述的晶片座還包括具有一溝槽，且此溝槽位于晶片座的頂面。

依照本發明的實施例所述的晶片封裝體，上述的晶片座的底面具有一第一開口及/或鄰近晶片座的至少一引腳的一端具有一第二開口。

依照本發明的實施例所述的晶片封裝體，還包括多條第一導線，其分別連接晶片與這些引腳的一端，另外還還可包括多條第二導線，其分別連接晶片與晶片座。

依照本發明的實施例所述的晶片封裝體，上述的粘著層為一導電膠，而導電膠例如是銀膠。

依照本發明的實施例所述的晶片封裝體，上述的封裝膠體的材料為高分子。

依照本發明的實施例所述的晶片封裝體，上述的止擋部是由蝕刻而和晶片座一體成型，其材料與晶片座的材料相同。另外，上述的止擋部還可是由電鍍方式形成，其材料為金屬。上述的止擋部也可是由涂膠方式形成，其材料為高分子材料。

本發明是通過在晶片座上配置止擋部，以避免粘著層因溢膠現象而與接地導線接觸，進而避免發生不正常的電性連接以提高封裝體的可靠度。另外，本發明的晶片座上還可進一步具有溝槽，以更好地有助于避免因粘著層的溢膠現象而發生不正常的電性連接。此外，在晶片座的底面及/或鄰近晶片座的至少一引腳的一端還可具有開口，以增加與封裝膠體接觸的面積，使得引腳與晶片座不易造成脫落或移位等問題。

附圖說明

為讓本發明的上述目的、特征和優點能更明顯易懂，以下結合附圖對本發明的具體實施方式作詳細說明，其中：

圖1所繪示為現有的一種晶片封裝體的剖面示意圖。