[發明專利]半導體存儲器裝置和控制器及其讀寫控制方法

無效

• 申請號: 200810083561.7
• 申請日: 2004-10-13
• 公開（公告）號: CN101286137A
• 公開（公告）日: 2008-10-15
• 發明（設計）人: 中西雅浩;泉智紹;笠原哲志;田村和明;松野公則
• 申請（專利權）人: 松下電器產業株式會社
• 主分類號: G06F12/06
• 分類號: G06F12/06
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 董莘

本申請是由松下電器產業株式會社于2004年10月13日申請的、申請號為200480008606.4、發明名稱為“半導體存儲器裝置和控制器及其讀寫控制方法”一案的分案申請。

技術領域

本發明涉及使用了非易失性存儲器(閃速存儲器)作為半導體存儲器的半導體存儲器裝置和控制器及其讀寫控制方法。

背景技術

在半導體存儲器裝置中，SD存儲卡(登錄商標)或COMPACTFLASH(登錄商標)等的存儲卡具有小型的大小的特征。有效地利用這些特征，存儲卡作為數碼相機等的便攜式裝置的可裝卸的存儲器裝置正在實現實用化。

實現了實用化的存儲卡在其內部內置了非易失性存儲器(閃速存儲器)和作為其控制電路的控制器LSI。近年來，對于存儲卡來說，大容量化和高速寫入的要求越來越高。因此，在下述方面作了改進，即，內置多個芯片的非易失性存儲器并用多條存儲器總線、例如2條存儲器總線連接非易失性存儲器與控制器LSI、并列地進行寫入等。在特開平6-119128號公報中公開了這些技術的一例。

但是，在現有的半導體存儲器裝置中，為了實現存儲卡的容量的變動、例如256MB或512MB等，只變更內置的非易失性存儲器的安裝數目是不夠的。換言之，必須根據非易失性存儲器的安裝數目來轉換控制器LSI內部的地址管理處理。因此，存在內部處理變得繁瑣、控制器LSI的成本因引進其編排而增加這樣的缺點。

本發明針對上述問題，實現即使變更內置的非易失性存儲器的數目也能用同一處理來控制的控制器LSI(以后單單稱為控制器)。換言之，本發明提高了控制器的通用性，結果實現半導體存儲器裝置的低價格。具體地說，以經2條總線分別控制各2個(合計4個)非易失性存儲器為基本點。而且，簡化控制器的地址管理處理，實現經2條總線能共同地分別控制各1個(合計2個)非易失性存儲器的控制器。

發明內容

本發明的半導體存儲器裝置和非易失性存儲器的控制器的特征在于：根據來自主機的讀寫指示經第1和第2存儲器總線對多個非易失性存儲器進行讀寫控制。

將在上述第1存儲器總線上連接非易失性存儲器F0、在上述第2存儲器總線上連接非易失性存儲器F1的情況稱為2存儲器結構。而且，將在上述第1存儲器總線上連接非易失性存儲器F0、F2和在上述第2存儲器總線上連接非易失性存儲器F1、F3的情況稱為4存儲器結構。在將各自的非易失性存儲器2分割為大致相等的大小的區域以形成前后半區域時，對于控制器來說，設置將由上述主機指定的連續邏輯地址變換為每個規定的大小的邏輯序貫數的變換單元，設置對于邏輯序貫數生成形成重復0至3的值的4的余數系列的邏輯序貫模數的模數生成部。如果由主機發出對連續邏輯地址的寫入指示，則根據邏輯序貫模數，在4存儲器結構的情況下，以重復巡回非易失性存儲器F0、F1、F2、F3的形式進行數據寫入，在2存儲器結構的情況下，以重復巡回F0的前半區域、F1的前半區域、F0的后半區域、F1的后半區域的形式進行數據的寫入。

按照這樣的結構，由于雖然控制器的基本架構(地址管理處理)以進行4存儲器結構的控制為基本點，但在2存儲器結構的情況下將各自的存儲器分割為2個區域能假想地作為4存儲器結構來控制，故對于2存儲器結構的地址管理處理也能用1個架構來共用。換言之，由于在非易失性存儲器(閃速存儲器)是4個的情況和2個的情況下沒有必要分別個別地設置地址管理處理，故可降低控制器和半導體存儲器裝置的成本。

附圖說明

圖1是示出了包含本發明的實施例的控制器的半導體存儲器裝置的整體結構的框圖。

圖2是將半導體存儲器裝置中使用的閃速存儲器作為4閃速存儲器連接的情況下的F0的結構圖。

圖3是將半導體存儲器裝置中使用的閃速存儲器作為2閃速存儲器連接的情況下的F0的結構圖。

圖4是示出了半導體存儲器裝置中的塊的結構的概念圖。

圖5是示出了半導體存儲器裝置中的邏輯地址格式的結構例的概念圖。

圖6是示出半導體存儲器裝置的寫入序列的概念圖。

具體實施方式

以下，說明本發明的實施例中的半導體存儲器裝置和控制器。圖1是示出本實施例的半導體存儲器裝置的結構的框圖。半導體存儲器裝置具有控制器102和多個閃速存儲器103～106。在此，有時也分別將閃速存儲器103、104、105、106作為F0、F1、F2、F3來說明。