[發明專利]時分同步碼分多址直放站系統的包絡檢波同步模塊

有效

• 申請號: 200810070457.4
• 申請日: 2008-01-11
• 公開（公告）號: CN101483471A
• 公開（公告）日: 2009-07-15
• 發明（設計）人: 王全華
• 申請（專利權）人: 福建三元達通訊股份有限公司
• 主分類號: H04B7/216
• 分類號: H04B7/216;H04B7/26;H04B1/707
• 代理公司: 廈門市新華專利商標代理有限公司
• 代理人: 翁素華

1.一種時分同步碼分多址直放站系統的包絡檢波同步模塊，包括依次連 接的包絡信息提取與整形電路以及數字信號處理與同步控制單元，其中包絡 信息提取與整形電路與時分同步碼分多址直放站系統的射頻檢波電路連接， 數字信號處理與同步控制單元連接到時分同步碼分多址直放站系統的上下行 鏈路，其特征在于：所述包絡信息提取與整形電路包括采樣保持電路和高速 比較器電路，所述采樣保持電路接收射頻檢波電路輸出的信號，處理后輸送 給所述高速比較器電路，

所述數字信號處理與同步控制單元包括依次連接的特征值運算單元、幀 同步頭捕捉與產生單元、本地幀同步頭產生及校正單元、同步控制信號產生 單元以及微處理器單元，所述特征值運算單元將前級高速比較器電路輸出的 數字信號進行特征值運算后輸出至幀同步頭捕捉與產生單元，

所述微處理器單元與監控系統進行通訊。

2.如權利要求1所述的時分同步碼分多址直放站系統的包絡檢波同步模 塊，其特征在于：所述采樣保持電路將射頻檢波電路輸出的模擬電壓包絡信 號經過采樣保持處理，當采樣保持電路內的數字信號處理單元捕捉到同步頭 時，產生一個同步控制信號使采樣保持電路在下行時隙處于采樣狀態，在上 行時隙處于保持狀態；

所述高速比較器電路將采樣保持電路輸出信號接入一個高速比較器，使其 轉換成TTL數字信號，該處理過程的核心是實現高速比較器的比較門限的自 適應調整。

3.如權利要求2所述的時分同步碼分多址直放站系統的包絡檢波同步模 塊，其特征在于：所述實現高速比較器的比較門限的自適應調整具體是：將 采樣保持電路輸出的包絡信號經過一個積分電路，并調節積分電路的充放電 周期，使其輸出信號的交流電壓分量很小，即得到包絡信號的平均值，并將 此平均值作為高速比較器電路的比較門限。

4.如權利要求1所述的時分同步碼分多址直放站系統的包絡檢波同步模 塊，其特征在于：所述特征值運算單元將前級高速比較器電路輸出的數字信 號進行特征值運算，找出每個5ms子幀的下行導頻時隙所在的時刻，并在該 時刻產生一個標記信號，將此標記信號輸出至幀同步頭捕捉與產生單元；

幀同步頭捕捉與產生單元將經過特征值運算單元產生的標記信號進行判 斷處理，當相鄰產生的3個標記信號的時間間隔都為5ms時，可以判定所產 生的標記信號有效，并由此標記信號產生幀同步頭信號，并輸出至本地幀同 步頭產生及校正單元；否則，前級產生的標記信號無效，不產生幀同步頭信 號；

本地幀同步頭產生及校正單元先通過內部計數器定時產生一個標準的 5ms周期幀同步頭信號，當前級經過特征值運算捕捉到TD-SCDMA幀同步頭時， 即對本地幀同步頭產生及校正單元的計數器進行清零操作，并以此時刻作為 本地幀同步頭的起始時刻重新輸出，以實現校正本地幀同步頭的目的，使得 本地幀同步頭信號與接收到的TD-SCDMA幀格式信號保持完全同步，然后將經 過校正的幀同步頭信號輸出至同步控制信號產生單元；

同步控制信號產生單元是以前級輸出的幀同步頭信號為基準，并結合微 處理器單元提供的第二時隙切換點信息，產生并輸出直放站系統的各個模塊 單元所需的同步控制信號；

微處理器單元與監控系統進行通訊，將第二時隙切換點信息輸送至同步控 制信號產生單元；同時，幀同步頭捕捉與產生單元將同步頭的捕捉情況輸送 給微處理器單元，并以此判斷包絡檢波同步模塊是否處于失步狀態，并將此 信息上報至監控系統。

5.如權利要求1所述的時分同步碼分多址直放站系統的包絡檢波同步模 塊，其特征在于：所述特征值運算單元、幀同步頭捕捉與產生單元、本地幀 同步頭產生及校正單元、同步控制信號產生單元通過可進行高速信號處理的 復雜可編程邏輯器件或現場可編程門陣列芯片實現。

6.如權利要求1所述的時分同步碼分多址直放站系統的包絡檢波同步模 塊，其特征在于：所述微處理器單元通過485總線與監控系統進行通訊。