[發明專利]加減法無差異并行計算的CBSA硬件加法器及設計方法

有效

• 申請號: 200810046004.8
• 申請日: 2008-09-08
• 公開（公告）號: CN101349967A
• 公開（公告）日: 2009-01-21
• 發明（設計）人: 王金波
• 申請（專利權）人: 成都衛士通信息產業股份有限公司
• 主分類號: G06F7/505
• 分類號: G06F7/505
• 代理公司: 成都九鼎天元知識產權代理有限公司
• 代理人: 劉世權

1.一種加減法無差異并行計算的CBSA硬件加法器，其特征在于：至少由64位并行的單比特邏輯計算的單元加法器模塊組成；其中每位單元加法器模塊，包括有如下電路結構：

輸入比特分別為的3個無符號數寄存器，

輸入比特分別為的3個冗余數寄存器，

分別與3個無符號數寄存器連接、進行邏輯運算、輸出信息為的邏輯單元-1，

分別與3個無符號數寄存器連接、進行邏輯運算、輸出信息為s0i=x`i⊕y`i⊕z`i]]>的邏輯單元-2，

分別與3個冗余數寄存器連接、進行邏輯運算、輸出信息為s1i=x~i⊕y~i⊕z~i]]>的邏輯單元-3，

分別與3個冗余數寄存器連接、進行邏輯運算、輸出信息為的邏輯單元-4，

分別與邏輯單元-2和邏輯單元-3連接、將輸入的s0_i與s1_i進行(～(s1_i∧(～s0_i)))邏輯運算、輸出信息為t_i＝(～(s1_i∧(～s0_i)))的邏輯單元-5，

分別與邏輯單元-1和邏輯單元-5連接、將輸入的c0_i與t_i進行邏輯“與”運算、獲取信息的邏輯與門-1，

分別與邏輯單元-2和邏輯單元-5連接、將輸入的s0_i與t_i進行邏輯“與”運算、獲取信息的邏輯與門-2，

分別與邏輯單元-3和邏輯單元-5連接、將輸入的s1_i與t_i進行邏輯“與”運算、獲取信息的邏輯與門-3，

分別與邏輯單元-4和邏輯單元-5連接、將輸入的c1_i與t_i進行邏輯“與”運算、獲取信息的邏輯與門-4，

與邏輯與門-1連接的輸出比特為的寄存器，

與邏輯與門-2連接的輸出比特為的寄存器，

與邏輯與門-3連接的輸出比特為的寄存器，

與邏輯與門-4連接的輸出比特為的寄存器；

所述為任意二進制整數X＝(±x_n-1...±x₁±x₀)，Y＝(±y_n-1...±y₁±y₀)，Z＝(±z_n-1...±z₁±z₀)的無符號數X`=(x`n-1...x`1x`0),]]>Y`=(y`n-1...y`1y`0),]]>Z`=(z`n-1...z`1z`0)]]>的第i項，其中x`i∈{0,1},]]>y`i∈{0,1},]]>z`i∈{0,1};]]>

所述為任意二進制整數X＝(±x_n-1...±x₁±x₀)，Y＝(±y_n-1...±y₁±y₀)，Z＝(±z_n-1...±z₁±z₀)的冗余數X~=(x~n-1...x~1x~0),]]>Y~=(y~n-1...y~1y~0),]]>Z~=(z~n-1...z~1z~0)]]>的第i項，其中x~i∈{0,1},]]>y~i∈{0,1},]]>z~i∈{0,1};]]>

n為大于64的任意正整數；

所述算符’∧’表示按位邏輯’與’運算，算符’∨’表示按位邏輯’或’運算，算符表示按位邏輯’異或’運算，算符“～”表示按位邏輯’取反’運算。