[發明專利]延時鎖定環電路以及從其產生倍頻時鐘的方法

無效

• 申請號: 200710305771.1
• 申請日: 2007-11-21
• 公開（公告）號: CN101222227A
• 公開（公告）日: 2008-07-16
• 發明（設計）人: 白承桓;李承源
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H03L7/081
• 分類號: H03L7/081;H03L7/085;H03L7/089;H03K5/135;H03K5/04;H03K5/05;H03K5/06
• 代理公司: 北京市柳沈律師事務所
• 代理人: 錢大勇

相關申請的交叉參考

本申請要求于2006年11月21日提交的韓國專利申請第2006-115383號的優先權，在此引入其全部內容作為參考。

背景技術

本公開涉及半導體集成電路，特別涉及一種延時鎖定環(DLL)電路以及從其產生倍頻時鐘的方法。

DLL電路一般用于提供超前參考時鐘信號預定時間的內部時鐘信號。內部時鐘信號對高度集成的、同步于與參考時鐘信號對應的外部時鐘信號運行的半導體電路(諸如Rambus?DRAM或同步DRAM)來說通常是必須的。

通過輸入針腳引入的外部時鐘信號被放入時鐘緩沖器。所述時鐘緩沖器產生內部時鐘信號。所述內部時鐘信號控制數據輸出緩沖器以輸出數據到外部設備。在運行期間，所述內部時鐘信號通過所述時鐘緩沖器而相對于所述外部時鐘信號延遲預定時間。由此，來自數據輸出緩沖器的輸出數據在相對于所述內部時鐘信號的預定時間的延遲之后輸出。

因此，存在下列問題：輸出數據在輸入外部時鐘信號之后很長一段時間后才輸出。換句話說，它延長了輸出數據存取時間tAC，所述tAC是在輸入外部時鐘信號之后輸出數據的時間。

為了克服輸出遲滯的問題，采用DLL電路來使內部時鐘信號在相位上超前參考時鐘信號(即外部時鐘信號)預定時間，以便可以相對于外部時鐘信號無延遲地輸出數據。所述DLL電路接收外部時鐘信號，然后產生在相位上早預定時間的內部時鐘信號。所述內部時鐘信號被用在每個單元或塊(諸如內部緩沖器)中。

傳統DLL電路運行以借助電壓信號來確定延遲時間的長度。因此，存在運行負擔，即需要電壓信號在大范圍內擺動以便支持寬范圍的運行頻率。另外，對于低驅動電壓，隨著電壓信號的運行頻率的線性存在小變化。

發明內容

提供本發明的示范性實施例來克服上述問題。本發明的示范性實施例提供了一種甚至在小電壓信號變化和低驅動電壓時也可以運行在寬的工作頻率范圍內的DLL電路、以及從其產生倍頻時鐘的方法。

本發明一個示范性實施例為一種延遲鎖定環電路，包括：相位檢測器，其從外部時鐘信號和反饋時鐘信號之間的相位差產生檢測信號；電荷泵，其響應于所述檢測信號而控制電壓信號VCON的電平；以及電壓控制延遲線，其響應于所述電壓信號而延遲所述外部時鐘信號來產生多個延遲時鐘信號，并且根據所述外部時鐘信號的頻率范圍，借助不同數量的延遲時鐘信號來產生倍頻時鐘信號。所述倍頻時鐘信號是通過將所述外部時鐘信號乘整數倍來產生的，并且所述反饋時鐘信號是從所述多個延遲時鐘信號延遲所述外部時鐘信號的周期而得到的。

在一個示范性實施例中，所述頻率范圍相應于參考頻率而被分為高頻范圍和低頻范圍。

在一個示范性實施例中，所述延遲鎖定環電路還包括：頻率檢測器，其響應于所述外部時鐘信號而產生用于劃分高頻范圍和低頻范圍的選擇信號。所述電壓控制延遲線響應于所述選擇信號而產生倍頻時鐘信號。

在一個示范性實施例中，所述相位檢測器的檢測信號包括遞增信號和遞減信號。

根據一個示范性實施例，所述相位檢測器包括：第一觸發器，包括被施加驅動電壓的輸入節點、被施加所述外部時鐘信號的時鐘節點、被施加復位信號的復位節點、以及從其輸出所述遞增信號的輸出節點；第二觸發器，包括被施加驅動電壓的輸入節點、被施加所述反饋時鐘信號的時鐘節點、被施加復位信號的復位節點、以及從其輸出所述遞減信號的輸出節點；第一邏輯電路，用于對所述遞增信號和所述遞減信號執行與非運算；以及第二邏輯電路，用于從對所述第一邏輯電路的輸出值和初始化信號的與運算產生所述復位信號。

在一個示范性實施例中，所述電荷泵包括：第一NMOS晶體管，包括連接到驅動電壓的漏極、連接到輸出端的源極和耦合到所述遞增信號的柵極；第二NMOS晶體管，包括連接到所述輸出端的漏極、連接到地的源極和耦合到所述遞減信號的柵極；以及耦合在所述輸出端和地之間的電容。

在一個示范性實施例中，所述電壓控制延遲線通過多個延遲單元來產生所述多個延遲時鐘信號。

在一個示范性實施例中，所述延遲單元通過反相器從輸入時鐘信號產生所述延遲時鐘信號。

根據一個示范性實施例，所述延遲單元包括：PMOS晶體管，包括連接到驅動電壓的源極、連接到延遲時鐘信號輸出節點的漏極、和耦合到輸入時鐘信號的柵極；第三NMOS晶體管，包括連接到所述延遲時鐘信號輸出節點的漏極和耦合到所述輸入時鐘信號的柵極；以及第四NMOS晶體管，包括連接到所述第三NMOS晶體管的所述源極的漏極、連接到地的源極、和耦合到所述電壓信號的柵極。