[發明專利]多芯片堆疊的封裝結構

有效

• 申請號: 200710165730.7
• 申請日: 2007-11-06
• 公開（公告）號: CN101431067A
• 公開（公告）日: 2009-05-13
• 發明（設計）人: 沈更新;陳煜仁
• 申請（專利權）人: 南茂科技股份有限公司;百慕達南茂科技股份有限公司
• 主分類號: H01L25/00
• 分類號: H01L25/00;H01L23/488;H01L23/495;H01L23/367;H01L23/31
• 代理公司: 中科專利商標代理有限責任公司
• 代理人: 周國城

技術領域

本發明涉及集成電路的封裝結構，特別是有關于一種結合LOC(Leadon?Chip)及COL(Chip?on?Lead)技術的多芯片堆疊的封裝結構。

背景技術

近年來，半導體的后段制程都在進行三度空間(Three?Dimension；3D)的封裝，以期利用最少的面積來達到較高的密度或是內存的容量等。為了能達到此一目的，現階段已發展出使用芯片堆疊(chip?stacked)的方式來達成三度空間(Three?Dimension；3D)的封裝。

在現有技術中，例如美國專利第6,744,121，即揭露一種使用導線架來形成多芯片堆疊的結構，如圖1a所示。很明顯地，在圖1的封裝結構中，為避免下層芯片的金屬導線與上層堆疊芯片的背面接觸，故將導線架作了多次的彎折，通過彎折所形成的高度差來保護下層芯片的金屬導線。然而，經過多次彎折的導線架容易變形，造成后續芯片不易對準。另外，彎折的導線架會使得封裝結構松散，致使無法縮小封裝體積。此外，由于導線架作了多次的彎折，因此每個芯片與導線架的粘著面積不足，容易在注膜過程中，造成芯片脫離。

另外，在美國專利第6,838,754及美國專利第6,977,427，也揭露一種使用導線架來形成多芯片堆疊的結構，如圖1b及圖1c所示，同樣的，在圖1b及圖1c的實施例中，均可能在上層芯片與下層芯片接合的過程中，發生上層芯片的背面與下層芯片上的金屬導線接觸而造成短路或金屬導線剝落等問題。

此外，多個芯片堆疊在一封裝體內時，使得此多芯片堆疊結構在操作時，會產生熱效應；若此熱效應無法迅速地排至多芯片堆疊結構之外時，會使芯片的可靠度降低。

發明內容

有鑒于發明背景中所述的多芯片堆疊方式的缺點及問題，本發明的主要目是提供一種利用間隔組件以確保上下芯片間的距離，以保護下層芯片上的金屬導線。

本發明的另一主要目的是提供一種以導線架為基板的多芯片堆疊封裝結構，并利用金屬間隔組件與導線架上的散熱鰭片連接，使得多芯片堆疊結構于操作時所產生的熱效應能通過導線架上的散熱鰭片，將熱效應排至多芯片堆疊結構之外，以增加芯片的可靠度。

根據以上所述，本發明主要提供一種多芯片堆疊的封裝結構，包括：一導線架，具有一上表面及一下表面，此導線架是由多個內引腳與多個外引腳所構成，而內引腳包括有多個平行的第一內引腳群與平行的第二內引腳群，且第一內引腳群與第二內引腳群的末端是以一間隔相對排列的，其中于第一內引腳群與第二內引腳群的接近中央區域，各配置一散熱鰭片；一第一芯片，固接于導線架的下表面，其具有一有源面且于有源面上接近中央區域配置有多個第一焊墊；數條第一金屬導線，用以電性連接第一芯片上的第一焊墊及第一內引腳群及第二內引腳群；一對金屬間隔組件，配置于導線架之散熱鰭片之上；一高分子材料層，系充填于第一內引腳群與第二內引腳群之末端的間隔區中，并覆蓋第一焊墊以及多條第一金屬導線；一第二芯片，具有一有源面及一相對該有源面之背面，而背面固接于高分子材料層之上并與金屬間隔組件接觸，且第二芯片之有源面上接近中央區域配置有復數個第二焊墊；數條第二金屬導線，用以電性連接第一內引腳群及第二內引腳群的至第二芯片的第二焊墊；及一封裝體，用以包覆第一芯片、第一金屬導線、第二芯片、第二金屬導線、第一內引腳群及第二內引腳群，且曝露出多個外引腳。

本發明接著提供一種多芯片堆疊的封裝結構，包括：一導線架，具有一上表面及一下表面，是由多個內引腳與多個外引腳所構成，其內引腳包括有多個平行的第一內引腳群與平行的第二內引腳群，且第一內引腳群與第二內引腳群的末端是以一間隔相對排列的，并于第一內引腳群與第二內引腳群的接近中央區域，各配置一散熱鰭片；一第一芯片，固接于導線架的下表面，該第一芯片具有一有源面且于有源面上接近中央區域配置有多個第一焊墊；多條第一金屬導線，用以將第一芯片上的第一焊墊電性連接至第一內引腳群及第二內引腳群；一對金屬間隔元組件，配置于導線架的散熱鰭片之上；一第二芯片，其具有一有源面且于有源面上接近中央區域配置有多個第二焊墊，并于相對有源面的背面上配置一粘著層，通過該粘著層固接于導線架的上表面，其中粘著層覆蓋多條第一金屬導線及對金屬間隔組件，并且第二芯片的背面與對金屬間隔組件接觸；多條第二金屬導線，用以將第一內引腳群及第二內引腳群的上表面電性連接至第二芯片的該有源面上的所述第二焊墊；及一封裝體，用以包覆第一芯片、第一金屬導線、第二芯片、第二金屬導線、第一內引腳群及第二內引腳群，且曝露出多個外引腳。