[發明專利]實現高速操作的小尺寸順序比較型模擬到數字轉換器

無效

• 申請號: 200710147808.2
• 申請日: 2007-08-30
• 公開（公告）號: CN101179274A
• 公開（公告）日: 2008-05-14
• 發明（設計）人: 堀田正生;松浦達治
• 申請（專利權）人: 株式會社半導體理工學研究中心
• 主分類號: H03M1/38
• 分類號: H03M1/38
• 代理公司: 北京市中咨律師事務所
• 代理人: 楊曉光;李崢

相關申請的交叉引用

本申請基于2006年11月8日提交的在先日本專利申請2006-303111并要求其權利和優先權，在此引入其全部內容作為參考。

技術領域

本發明涉及模擬到數字轉換器，并且尤其涉及順序比較型模擬到數字轉換器。

背景技術

在現有技術中，多個模擬到數字轉換器(AD轉換器：ADC)被裝配在例如微型計算機上，并且系統LSI在減小尺寸但保持高準確性的立場上是順序比較型的。

到目前為止，已經在各種文件中公開了配備有比較器的順序比較寄存器和控制邏輯電路、DA轉換器和順序比較型AD轉換器，諸如Sagara?Iwao的“Introduction?to?A/D·D/A?Converters(2^nd?Edition)”，Nikkan?KogyoShimbunsha，2003年3月31日，116-117頁；Yoshinaga?Jun(由Shoda?Eisuke指導)的“Alte-21?Analog?Circuit”，ohm公司，1998年6月25日，111-114頁；D.Johns等人的“Analog?Integrated?Circuit?Design”，John?Wiley&Sons有限公司，1997年，492-493頁等。

下面將參考附圖詳細描述現有技術及其相關的問題。

發明內容

本發明的目的是提供一種能夠高速操作的順序比較型AD轉換器。本發明的另一目的是通過增加對處理波動和元件的相對分散的容限來提供一種較小尺寸的AD轉換器。

依照本發明，提供了一種模擬到數字轉換器，包括：產生模擬信號的數字到模擬轉換器；將輸入模擬信號與彼此不同的第一、第二和第三模擬信號相比較的第一、第二和第三比較器；以及順序比較寄存器和控制邏輯電路，其控制從所述第一到第三比較器饋送到所述數字到模擬轉換器的數字信號并且作為通過將輸入模擬信號進行模擬到數字轉換而獲得的數值來輸出數字信號。

數字到模擬轉換器可以形成所述第一到第三模擬信號。所述第一模擬信號可以比所述第二模擬信號大一預定電平，并且所述第三模擬信號可以比所述第二模擬信號小該預定電平。該預定電平可以是提供給所述數字到模擬轉換器的數字信號的位權重的一半的電壓電平。

所述數字到模擬轉換器可以形成所述第二模擬信號和差分模擬信號，該差分模擬信號的電壓電平是在形成該第二模擬信號時提供給所述數字到模擬轉換器的數字信號的位權重的一半。所述第一比較器可以將通過把所述差分模擬信號添加到所述第二模擬信號而獲得的信號與輸入模擬信號相比較；所述第二比較器可以將所述第二模擬信號與所述輸入模擬信號相比較；以及所述第三比較器可以將通過從所述第二模擬信號中減去所述差分模擬信號而獲得的信號與所述輸入模擬信號相比較。

所述順序比較寄存器和控制邏輯電路還可以包括比較器輸出信號處理電路，其處理所述第一到第三比較器的輸出信號并把它們轉換成2位信號。

所述順序比較寄存器和控制邏輯電路還可以包括對時鐘信號計數并輸出計數信號的環形計數器；以及順序比較型AD轉換邏輯電路，其接收來自所述第一到第三比較器的輸出信號及來自所述環形計數器的輸出信號，并形成要饋送給所述數字到模擬轉換器的數字信號。

所述順序比較型AD轉換邏輯電路可以包括：順序地比較前兩位的AD轉換邏輯電路，其指定了前兩位的數字信號；順序地比較中間位的AD轉換邏輯電路，其指定了第三位和位于最低有效位之前的后續位的中間位的數字信號；以及順序地比較最低有效位的AD轉換邏輯電路，其指定了最低有效位的數字信號。

所述順序比較型寄存器和控制邏輯電路還可以包括校正電路，其通過使用由所述AD轉換邏輯電路順序比較前兩位所形成的前兩位的數字信號、通過使用由所述AD轉換邏輯電路順序比較中間位而形成的中間位的數字信號、以及通過使用用于校正的數字信號，來校正所述數字信號。

附圖說明

通過閱讀下面參考附圖描述的優選實施例，將更好地理解本發明，其中：

圖1是顯示傳統的模擬到數字轉換器的框圖；

圖2是示意地顯示圖1所示的模擬到數字轉換器的電路構造的框圖；

圖3說明了圖1所示的模擬到數字轉換器的操作(第一部分)；

圖4說明了圖1所示的模擬到數字轉換器的操作(第二部分)；

圖5是顯示依照本發明的模擬到數字轉換器的原理和構造的框圖；

圖6說明了圖5所示的模擬到數字轉換器的操作(第一部分)；