[發明專利]實現高速操作的小尺寸順序比較型模擬到數字轉換器

無效

• 申請號: 200710147808.2
• 申請日: 2007-08-30
• 公開（公告）號: CN101179274A
• 公開（公告）日: 2008-05-14
• 發明（設計）人: 堀田正生;松浦達治
• 申請（專利權）人: 株式會社半導體理工學研究中心
• 主分類號: H03M1/38
• 分類號: H03M1/38
• 代理公司: 北京市中咨律師事務所
• 代理人: 楊曉光;李崢

1.一種模擬到數字轉換器，包括：

產生模擬信號的數字到模擬轉換器；

將輸入模擬信號與彼此不同的第一、第二和第三模擬信號進行比較的第一、第二和第三比較器；以及

順序比較寄存器和控制邏輯電路，其控制從所述第一到第三比較器饋送到所述數字到模擬轉換器的數字信號，并且作為通過對所述輸入模擬信號進行模擬到數字轉換而獲得的數值來輸出所述數字信號。

2.如權利要求1所述的模擬到數字轉換器，其中，所述數字到模擬轉換器形成所述第一到第三模擬信號。

3.如權利要求2所述的模擬到數字轉換器，其中，所述第一模擬信號比所述第二模擬信號大一預定電平，并且所述第三模擬信號比所述第二模擬信號小所述預定電平。

4.如權利要求3所述的模擬到數字轉換器，其中，所述預定電平是提供給所述數字到模擬轉換器的數字信號的位權重的一半的電壓電平。

5.如權利要求1所述的模擬到數字轉換器，其中，所述數字到模擬轉換器形成所述第二模擬信號和差分模擬信號，該差分模擬信號的電壓電平是在形成所述第二模信號時提供給所述數字到模擬轉換器的數字信號的位權重的一半。

6.如權利要求5所述的模擬到數字轉換器，其中：

所述第一比較器將通過把所述差分模擬信號添加給所述第二模擬信號而獲得的信號與所述輸入模擬信號相比較；

所述第二比較器將所述第二模擬信號與所述輸入模擬信號相比較；以及

所述第三比較器將通過從所述第二模擬信號中減去所述差分模擬信號而獲得的信號與所述輸入模擬信號相比較。

7.如權利要求1所述的模擬到數字轉換器，其中，所述順序比較寄存器和控制邏輯電路還包括用于處理所述第一到第三比較器的輸出信號以把它們轉換成2位信號的比較器輸出信號處理電路。

8.如權利要求1所述的模擬到數字轉換器，其中，所述順序比較寄存器和控制邏輯電路還包括：

對時鐘信號計數并輸出計數信號的環形計數器；以及

順序比較型AD轉換邏輯電路，其接收來自所述第一到第三比較器的輸出信號以及來自所述環形計數器的輸出信號，并且形成饋送給所述數字到模擬轉換器的數字信號。

9.如權利要求8所述的模擬到數字轉換器，其中，所述順序比較型AD轉換邏輯電路包括：

順序地比較前兩位的AD轉換邏輯電路，其指定了前兩位的數字信號；

順序地比較中間位的AD轉換邏輯電路，其指定了第三位和位于最低有效位之前的后續位的中間位的數字信號；以及

順序地比較最低有效位的AD轉換邏輯電路，其指定了最低有效位的數字信號。

10.如權利要求9所述的模擬到數字轉換器，其中，所述順序比較型寄存器和控制邏輯電路還包括校正電路，其通過使用由所述AD轉換邏輯電路順序比較所述前兩位而形成的前兩位的數字信號、通過使用由所述AD轉換邏輯電路順序比較所述中間位而形成的中間位的數字信號以及通過使用用于校正的數字信號，來校正所述數字信號。?