[發(fā)明專利]設(shè)計(jì)具有個(gè)別VSS的靜態(tài)隨機(jī)存取存儲(chǔ)器

有效

• 申請(qǐng)?zhí)枺?/td>: 200710138365.0
• 申請(qǐng)日: 2007-08-01
• 公開（公告）號(hào): CN101256832A
• 公開（公告）日: 2008-09-03
• 發(fā)明（設(shè)計(jì)）人: 黃懷瑩;陳炎輝;吳瑞仁;王屏薇
• 申請(qǐng)（專利權(quán)）人: 臺(tái)灣積體電路制造股份有限公司
• 主分類號(hào): G11C11/413
• 分類號(hào): G11C11/413
• 代理公司: 北京市柳沈律師事務(wù)所
• 代理人: 葛寶成;黃小臨

技術(shù)領(lǐng)域

本發(fā)明大體涉及半導(dǎo)體裝置，特別涉及存儲(chǔ)陣列，甚至更特別涉具有靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元的陣列的設(shè)計(jì)與制造。

背景技術(shù)

靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)通常使用于集成電路中，靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元(cell)具有保持存儲(chǔ)數(shù)據(jù)不需要更新的優(yōu)點(diǎn)。靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元可包含不同數(shù)量的晶體管，通常依照晶體管數(shù)量作為參照，舉例來說，六晶體管(6T)靜態(tài)隨機(jī)存取存儲(chǔ)器、八晶體管(8T)靜態(tài)隨機(jī)存取存儲(chǔ)器等等。晶體管通常形成數(shù)據(jù)閂鎖(data?latch)以存儲(chǔ)一位元。可加入額外的晶體管用于控制晶體管的存取。靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元通常排列成具有列與行的陣列，典型地，靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元的每一列連接至一字線(word-line)，以決定此靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元是否被選擇。靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元的每一行連接至一位線(bit-line)，此位線用于將位元存儲(chǔ)于靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元內(nèi)，或用于讀取靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元。

隨著集成電路規(guī)模變大，集成電路的操作電壓變小，存儲(chǔ)器電路的操作電壓也隨之變小。因此，測(cè)量出靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元的位元能被讀取與寫入的可靠度的靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元的讀寫極限分別減少。由于存在靜態(tài)噪聲的存在，讀取與寫入極限的減少，分別在讀取與寫入動(dòng)作時(shí)會(huì)導(dǎo)致錯(cuò)誤的產(chǎn)生。按照慣例，為增進(jìn)讀寫的極限，會(huì)提供動(dòng)態(tài)電源，即在讀與寫動(dòng)作時(shí)提供不同的電源供應(yīng)電壓VDD。舉例來說，藉由于寫入操作期間減少電源供應(yīng)電壓VDD，可增進(jìn)寫入極限。藉由于讀取操作期間增加電源供應(yīng)電壓VDD，可增進(jìn)讀取極限。然而，此解決方案有其缺點(diǎn)，即由于產(chǎn)生雙電源所導(dǎo)致的延遲會(huì)影響陣列的效能。此外，須設(shè)計(jì)復(fù)雜的電路以提供動(dòng)態(tài)電源，而此電路會(huì)占用芯片的空間。

因此，需要一種新的靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元陣列，同時(shí)可增進(jìn)讀與寫的極限的，并可克服先前技術(shù)的缺點(diǎn)。

發(fā)明內(nèi)容

根據(jù)本發(fā)明的一方面，一靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)存儲(chǔ)單元陣列，排列成多個(gè)列與多個(gè)行，該陣列包含：多個(gè)連接至靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元VSS節(jié)點(diǎn)的VSS線。每一VSS線連接至同一行的所述靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元。多個(gè)VSS線包含：第一VSS線，連接至所述靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元的第一行；以及第二VSS線，連接至所述靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元的第二行，且第一VSS線與第二VSS線互相不連接。

根據(jù)本發(fā)明的又一方面，一種排列成多個(gè)列與多個(gè)行的靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)存儲(chǔ)單元陣列，包含連接至所述靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元的VSS節(jié)點(diǎn)的多個(gè)VSS線，每一VSS線連接至同一行的所述靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元，且多個(gè)VSS線不互相連接。

根據(jù)本發(fā)明的又一方面，集成電路結(jié)構(gòu)包含排列成多個(gè)列與多個(gè)行的靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)存儲(chǔ)單元陣列，該陣列包含多個(gè)連接至所述靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元的VSS節(jié)點(diǎn)，每一VSS線連接至同一行的所述靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元，其中，多個(gè)條VSS線包含連接至所述靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元第一行的第一VSS線。該陣列更包含具有連接至第一VSS線的第一輸出的電源電路，其中，電源電路用于提供不同的VSS電壓至第一VSS線。

根據(jù)本發(fā)明的又一方面，一種靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元陣列的操作方法包含，提供包含排列成多個(gè)列與多個(gè)行的靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元的陣列。該陣列包含多個(gè)VSS線連接至所述靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元的VSS節(jié)點(diǎn)，每一VSS線連接至同一行的所述靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元。多個(gè)VSS線包含，連接至所述靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元第一行的第一VSS線，以及連接至所述靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元第二行的第二VSS線，且第一VSS線與第二VSS線不互相連接。此方法更包含提供第一電壓至第一VSS線，以及提供不同于第一電壓的第二電壓至第二VSS線。

根據(jù)本發(fā)明叉一方面，一種靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元陣列的操作方法，包含提供包含排期成多個(gè)列與多個(gè)行的靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元，該陣列包含，多個(gè)連接至所述靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元的VSS節(jié)點(diǎn)的VSS線，每一個(gè)VSS線連接至同一行的所述靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元。其中多個(gè)VSS線，包含連接至第一行所述靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元的第一VSS線。此方法更包含提供第一電壓至第一VSS線，以及提供不同于給第一VSS線的第一電壓的第二電壓。

藉由提供可變電壓至靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元陣列的VSS線，以增進(jìn)讀與寫的極限。

附圖說明