[發明專利]貫通型疊層電容器

有效

• 申請號: 200710136064.4
• 申請日: 2007-07-13
• 公開（公告）號: CN101106017A
• 公開（公告）日: 2008-01-16
• 發明（設計）人: 富樫正明
• 申請（專利權）人: TDK株式會社
• 主分類號: H01G4/30
• 分類號: H01G4/30;H01G4/35
• 代理公司: 北京紀凱知識產權代理有限公司
• 代理人: 龍淳

技術領域

本發明涉及貫通型疊層電容器。

背景技術

作為這種貫通型疊層電容器，已知一種貫通型疊層電容器，其具備：絕緣體層和信號用內部電極以及接地用內部電極交替層疊而成的電容器素體；和在該電容器素體上形成的信號用端子電極和接地用端子電極(例如，參照日本特開平01-206615號公報)。

另外，在向數字電器中搭載的中央處理器(CPU)供給電力的電源，在趨向低壓化的另一方面其負荷電流逐漸增大。因此，由于對應負荷電流的急劇變化而將電源電壓的變動抑制在允許值內是非常困難的，因此在電源上連接稱作去耦電容器的疊層電容器。由此，在負荷電流發生過渡性的變動時，從該疊層電容器向CPU供給電流，從而可以抑制電源電壓的變動。

近年來，伴隨著CPU的動作頻率的進一步高頻率化，負荷電流迅速變得更大，因此，對去耦電容器中使用的疊層電容器提出了大電容和增大等效串聯電阻(ESR)的要求。

但是，在日本專利申請特開平01-206615號公報所記載的貫通型疊層電容器中，沒有對增大等效串聯電阻的方面進行研究。而且，在特開平01-206615號公報中所記載的貫通型疊層電容器中，全部的內部電極直接連接于端子電極。因此，在該貫通型疊層電容器中，為了應對大電容而增加層疊數以提高靜電電容的話，則會使等效串聯電阻變小。

發明內容

本發明正是為了解決上述問題而完成的，本發明的目的在于提供一種可以增大等效串聯電阻的貫通型疊層電容器。

在一般的貫通型疊層電容器中，全部內部電極經由引出部分連接于對應的端子電極。因此，連接于端子電極的引出部分的數量僅僅是多個內部電極的數量，等效串聯電阻變小。如果為了達到貫通型疊層電容器大電容化的目的而增加絕緣體層和內部電極的層疊數，則引出部分的數量也增多。由于連接于端子電極的引出部分的電阻成分相對于端子電極是并聯連接的，因此隨著連接于端子電極的引出部分的數量變多，貫通型疊層電容器的等效串聯電阻將會進一步變小。由此，貫通型疊層電容器的大電容化和增大等效串聯電阻，是相反的要求。

因此，本發明者們對可以滿足大電容化和增大等效串聯電阻的要求的貫通型疊層電容器進行了潛心的研究。其結果，本發明者們發現了如下的新的事實：即使絕緣體層和內部電極的層疊數相同，如果通過在電容器素體的表面上形成的連接導體來連接內部電極，并且能夠改變引出部分的數量，則可以將等效串聯電阻調節至所希望的值。并且，本發明者們還發現了以下新的事實：如果通過在電容器素體的表面上形成的連接導體來連接內部電極，并且能夠改變在電容器素體的層疊方向上的引出部分的位置，則可以將等效串聯電阻調節至所希望的值。特別是，如果使引出部分的數量少于內部電極的數量，則可以在增大等效串聯電阻的方向上進行調整。

基于這樣的研究結果，本發明的貫通型疊層電容器具備：電容器素體；配置在電容器素體外表面上的至少2個信號用端子電極；配置在電容器素體外表面上的至少1個接地用端子電極；和，配置在電容器素體外表面上的至少1個連接導體，并且，電容器素體具有：層疊的多個絕緣體層；以夾著多個絕緣體層中的至少1個絕緣體層相對的方式配置的信號用內部電極和第1接地用內部電極；以及，以夾著多個絕緣體層中的至少1個絕緣體層而與信號用內部電極或第1接地用內部電極相對的方式配置的第2接地用內部電極，并且，信號用內部電極連接于至少2個信號用端子電極，第1接地用內部電極連接于至少1個連接導體；第2接地用內部電極連接于至少1個接地用端子電極和至少1個連接導體。

根據上述貫通型疊層電容器，接地用內部電極具有，連接于接地用端子電極的第1接地用內部電極，和不直接連接于接地用端子電極的第2接地用內部電極。因此，在該貫通型疊層電容器中，與全部的接地用內部電極連接于接地用端子電極連接的情況相比，可以增大等效串聯電阻。