[發(fā)明專利]半導(dǎo)體存儲器

有效

• 申請?zhí)枺?/td>: 200710103310.6
• 申請日: 2007-05-18
• 公開（公告）號: CN101075477A
• 公開（公告）日: 2007-11-21
• 發(fā)明（設(shè)計(jì)）人: 川久保智弘
• 申請（專利權(quán)）人: 富士通株式會社
• 主分類號: G11C11/406
• 分類號: G11C11/406;G11C7/10
• 代理公司: 隆天國際知識產(chǎn)權(quán)代理有限公司
• 代理人: 張龍哺

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體存儲器，這種半導(dǎo)體存儲器包括多個DRAM存儲單元，并包括SRAM接口。

背景技術(shù)

偽SRAM(pseudo?SRAM)包括DRAM存儲單元(動態(tài)存儲單元)，并通過在內(nèi)部自動執(zhí)行存儲單元的刷新操作而用作SRAM。當(dāng)沒有執(zhí)行讀取和寫入操作時，偽SRAM執(zhí)行刷新操作，而不會被控制器識別。為了插入刷新操作，例如，作為讀取命令最小提供時間間隔的讀取周期時間被設(shè)定為將讀取操作時間加上刷新操作時間所得到的值。此外，為了優(yōu)先于讀取操作執(zhí)行刷新操作，從發(fā)出讀取命令直到輸出讀取數(shù)據(jù)的讀取訪問時間包括了刷新操作時間。對于寫入操作也是如此。如上所述，在傳統(tǒng)的偽SRAM中，讀取操作時間和寫入操作時間變得比較長，因此數(shù)據(jù)傳輸率下降。

另一方面，為了提高數(shù)據(jù)傳輸率，提出了一種當(dāng)在偽SRAM內(nèi)部產(chǎn)生刷新請求時，向外部輸出刷新請求的方法(例如日本未審查專利申請No.2005-332538)。在這種方法中，訪問偽SRAM的控制器響應(yīng)偽SRAM的內(nèi)部刷新請求，向偽SRAM提供外部刷新請求。偽SRAM響應(yīng)外部刷新請求執(zhí)行刷新操作。外部刷新請求是多個外部訪問請求中的一個。因此，響應(yīng)外部刷新請求的刷新操作不會與讀取操作以及寫入操作發(fā)生沖突。因此，讀取操作周期中不必包括刷新操作時間。

但是，當(dāng)控制器響應(yīng)偽SRAM的內(nèi)部刷新請求輸出外部刷新請求時，例如，控制器需要在執(zhí)行連續(xù)的讀取操作過程中插入外部刷新請求。由于在控制器不希望的時間中斷了讀取操作，所以存取效率下降。

發(fā)明內(nèi)容

本發(fā)明的目的是提高能接收外部刷新請求的偽SRAM的訪問效率。

在本發(fā)明的半導(dǎo)體存儲器中，核心控制電路響應(yīng)刷新請求產(chǎn)生電路的內(nèi)部刷新請求，和經(jīng)由外部刷新輸入電路從半導(dǎo)體存儲器外提供的外部刷新請求將操作控制信號輸出到存儲核心以執(zhí)行刷新操作。所述核心控制電路將響應(yīng)外部刷新請求進(jìn)行刷新操作的存儲單元的數(shù)目設(shè)置為大于響應(yīng)內(nèi)部刷新請求進(jìn)行刷新操作的存儲單元的數(shù)目。通過相對地增加響應(yīng)一個外部刷新請求進(jìn)行刷新操作的存儲單元的數(shù)目，能夠減少刷新所有存儲單元所需的外部刷新請求的數(shù)目。因此，能夠降低將外部刷新請求提供給半導(dǎo)體存儲器的頻率，從而提高存取效率。

在本發(fā)明中，可以提高能接收外部刷新請求的偽SRAM的訪問效率。

附圖說明

根據(jù)以下的詳細(xì)說明并結(jié)合附圖，本發(fā)明的特性、原理以及用途將變得更加明顯，在附圖中，相似的部分使用相同的附圖標(biāo)記，其中：

圖1為示出本發(fā)明第一實(shí)施例的方框圖；

圖2為示出圖1所示刷新控制電路16細(xì)節(jié)的方框圖；

圖3為示出圖1所示刷新地址產(chǎn)生電路20細(xì)節(jié)的方框圖；

圖4為示出圖1所示存儲體BK0-1細(xì)節(jié)的方框圖；

圖5為示出圖1所示FCRAM的操作命令的示意圖；

圖6為示出第一實(shí)施例中刷新操作實(shí)例的時序圖；

圖7為示出第一實(shí)施例中刷新操作另一實(shí)例的時序圖；

圖8為示出本發(fā)明第二實(shí)施例的方框圖；

圖9為示出圖8所示編程電路細(xì)節(jié)的方框圖；以及

圖10為示出本發(fā)明另一結(jié)構(gòu)實(shí)例的方框圖。

具體實(shí)施方式

以下參照附圖說明本發(fā)明的具體實(shí)施例。在附圖中，各條用加黑線表示的信號線由多條信號線組成。加黑線所連接的方框部分由多個電路組成。信號傳輸經(jīng)過的各條信號線用與該信號相同的附圖標(biāo)記表示。各個在詞首帶有“/”的信號表示負(fù)邏輯。各個在詞尾帶有“Z?”的信號表示正邏輯。附圖中的各個雙圓表示外部端子。

圖1示出本發(fā)明的第一實(shí)施例。半導(dǎo)體存儲器MEM例如為時鐘同步型FCRAM(快周期RAM)，其與外部時鐘CLK同步操作。FCRAM為偽SRAM，包括DRAM存儲單元(memory?cell)，并包括SRAM接口。存儲器MEM包括：命令解碼器10、操作控制電路12、刷新計(jì)時器14(刷新請求產(chǎn)生電路)、刷新控制電路16、地址緩沖器18、刷新地址產(chǎn)生電路20、地址開關(guān)電路22，24、存儲體(bank)控制電路26，28、計(jì)時調(diào)節(jié)電路30、數(shù)據(jù)輸入/輸出緩沖器32以及存儲體BK0，BK1。存儲體BK0，BK1為包括存儲單元和向/從存儲單元輸入/輸出數(shù)據(jù)的電路的存儲核心。在以下描述的圖4中將說明BK0-1的細(xì)節(jié)。FCRAM在時鐘端子接收時鐘CLK，并通過時鐘緩沖器(未示出)向各個電路塊發(fā)出接收到的時鐘CLK。