[發明專利]半導體集成電路器件及襯底偏置控制方法

有效

• 申請號: 200710096039.8
• 申請日: 2007-04-10
• 公開（公告）號: CN101056103A
• 公開（公告）日: 2007-10-17
• 發明（設計）人: 成竹功夫
• 申請（專利權）人: 恩益禧電子股份有限公司
• 主分類號: H03K19/20
• 分類號: H03K19/20;H03K17/30;H01L27/02;H01L27/04;H01L27/092
• 代理公司: 中原信達知識產權代理有限責任公司
• 代理人: 黃啟行;陸錦華

1.一種半導體集成電路器件，包括：

第一偏置產生電路，其配置為產生P溝道晶體管的第一襯底偏置電壓；

第二偏置產生電路，其配置為產生N溝道晶體管的第二襯底偏置電壓；

控制電路，其配置為基于向其施加了所述第一襯底偏置電壓和所述第二襯底偏置電壓的電路的操作狀態，獨立地控制所述第一偏置產生電路和所述第二偏置產生電路；

延遲監控部分，其配置為測量所述電路中包括的第一電路的延遲時間，并輸出該第一電路的所述延遲時間與預定延遲時間之間的比較結果；以及

PN平衡監控部分，其配置為測量所述P溝道晶體管的導通電流和所述N溝道晶體管的導通電流之間的平衡，并輸出PN平衡信號，

其中所述控制電路基于所述比較結果和所述PN平衡信號，獨立地控制所述第一偏置產生電路和所述第二偏置產生電路。

2.如權利要求1所述的半導體集成電路器件，其中所述控制電路與時鐘信號同步地操作，并在所述時鐘信號的一個周期中僅控制所述第一襯底偏置電壓和所述第二襯底偏置電壓中的一個。

3.如權利要求1所述的半導體集成電路器件，其中所述PN平衡監控部分包括：

第一延遲電路，其配置為產生取決于所述P溝道晶體管的特性的延遲時間，

第二延遲電路，其配置為產生取決于所述N溝道晶體管的特性的延遲時間，以及

第一PN平衡信號產生電路，其配置為基于由所述第一延遲電路所產生的所述延遲時間和由所述第二延遲電路所產生的所述延遲時間之間的差，來產生所述PN平衡信號。

4.如權利要求3所述的半導體集成電路器件，其中所述PN平衡監控部分包括：

第二PN平衡信號產生電路，其配置為產生第二PN平衡信號，該信號表示所述差是否是在預定的范圍中，且將所述第二PN平衡信號輸出給控制電路，

其中所述控制電路基于所述第二PN平衡信號，獨立地控制所述第一偏置產生電路和所述第二偏置產生電路，使得延遲時間最接近于在所述預定范圍內的所述預定延遲時間。

5.如權利要求3所述的半導體集成電路器件，其中所述第一延遲電路包括：

多個AND電路，其配置為彼此級聯；以及

其中所述第二延遲電路包括：

多個OR電路，其配置為彼此級聯。

6.如權利要求3所述的半導體集成電路器件，其中所述第一延遲電路包括：

多個NAND電路，其配置為彼此級聯；以及

其中所述第二延遲電路包括：

多個NOR電路，其配置為彼此級聯。

7.如權利要求1所述的半導體集成電路器件，其中所述延遲監控部分包括：

時鐘延遲電路，其配置為輸出第一延遲時鐘信號，時鐘信號被所述第一電路延遲；

比較部分，其配置為輸出所述時鐘信號和所述第一延遲時鐘信號間的比較結果；

其中，所述PN平衡監控部分包括：

第一延遲電路，其配置為輸出第二延遲時鐘信號，所述時鐘信號被所述P溝道晶體管延遲，

第二延遲電路，其配置為輸出第三延遲時鐘信號，所述時鐘信號被所述N溝道晶體管延遲，

PN平衡信號產生電路，其配置為基于所述第二延遲時鐘信號和所述第三延遲時鐘信號，輸出所述PN平衡信號。

8.如權利要求7所述的半導體集成電路器件，其中所述第一延遲電路輸出第四延遲時鐘信號，其延遲時間被縮短了與預定數量的所述P溝道晶體管對應的時間；

所述第二延遲電路輸出第五延遲時鐘信號，其延遲時間被縮短了與預定數量的所述N溝道晶體管對應的時間；

其中所述PN平衡監控部分進一步包括：

第二PN平衡信號產生電路，其配置為輸出第二PN平衡信號，該信號表示所述第四延遲時鐘信號和所述第三延遲時鐘信號之間的延遲差是否在預定范圍中，以及

第三PN平衡信號產生電路，其配置為輸出第三PN平衡信號，該信號表示所述第五延遲時鐘信號和所述第二延遲時鐘信號之間的延遲差是否在預定范圍中，

其中所述控制電路基于所述第二PN平衡信號和所述第三PN平衡信號，獨立地控制所述第一偏置產生電路和所述第二偏置產生電路，使得延遲時間最接近于所述的預定范圍中的所述預定的延遲時間。