[發明專利]在減少低－k介電材料損傷的同時去除掩模材料的方法

無效

• 申請號: 200710095857.6
• 申請日: 2007-04-10
• 公開（公告）號: CN101064253A
• 公開（公告）日: 2007-10-31
• 發明（設計）人: 黃志林;李思怡;周慶軍
• 申請（專利權）人: 應用材料股份有限公司
• 主分類號: H01L21/311
• 分類號: H01L21/311
• 代理公司: 北京律誠同業知識產權代理有限公司
• 代理人: 徐金國;梁揮

技術領域

本發明一般涉及集成電路的制造，更尤其涉及一種在集成電路制造期間從低介電常數的介電材料(以下稱為低-k材料)上去除掩模材料的方法。

背景技術

集成電路已經發展為可在單一芯片上包括數百萬個元件(例如，晶體管、電容器和電阻器)的復雜器件。芯片設計的發展不斷需要更快的電路以及更高的電路密度。對于更高電路密度的需求要求集成電路元件降低尺寸。

隨著集成電路元件尺寸減小(例如，亞微米尺寸)，用于制造這些元件的材料將對集成電路的電性能具有更大的影響。例如，低電阻系數金屬互連(例如，銅與鋁)提供集成電路上元件之間的導電通道。金屬互連通過絕緣材料彼此電性隔離。當鄰近的金屬互連之間的距離和/或絕緣材料的厚度是亞微米尺寸時，在金屬互連之間可發生電容耦合，從而引起串擾和/或阻容(RC)延遲并使集成電路的總體性能退化。為了降低鄰近的金屬互連之間的電容耦合，利用低-k材料(例如，介電常數小于約4.0的材料)。

不幸的是，低-k材料不宜使用常規制造技術處理。特別是，在已經將一個圖形蝕刻到低-k材料層之后低-k材料易于在等離子體處理期間受到破壞，諸如用于剝離掩模材料(即，光刻膠層)的等離子體處理。例如，當使用氧等離子體去除光刻膠時，氧與暴露的低-k材料表面附近的碳和/或氫反應并將其去除，從而破壞低-k材料。低-k材料的變化導致低-k遷移，這樣材料的介電常數發生變化。

另外，這種破壞通常進一步產生額外的處理問題。例如，在隨后去除殘留物的濕法蝕刻步驟中，諸如氫氟酸(HF)浸漬，被破壞的低-k材料被不期望地去除為阱狀。在諸如形成互連結構或者在低-k材料中蝕刻其他特征的制造工藝中，這將引起眾所周知的側壁反拉情況。其中不易受影響的層仍然存在，諸如可設置于低-k材料上部的蓋層，構成部分互連特征的暴露低-k材料的側壁輪廓的不均勻性引起完成互連特征所需的隨后的導電材料沉積步驟的面臨困難，潛在的導致包括有缺陷性互連結構的集成電路的完全失效。

因此，需要改善從低-k材料去除掩模材料的方法。

發明內容

本發明提供一種從具有暴露的低-k材料的襯底去除掩模材料同時是對低-k材料構成的暴露表面的破壞最小的方法。在一個實施方式中，一種用于從襯底去除掩模材料的方法包括提供具有暴露的低-k材料和要去除的掩模材料的襯底；在第一時間周期將掩模材料暴露于由還原性化學物質形成的第一等離子體；以及在第二時間周期將掩模材料暴露于由氧化性化學物質形成的第二等離子體中。可以根據需要重復這些步驟以及可以相反順序執行這些步驟。可選地，至少一種稀釋氣體可以加入到氧化性化學物質中。

在另一實施方式中，一種用于在工藝腔室內從襯底上去除掩模材料的方法，包括(a)提供具有低-k材料和待去除的掩模材料的襯底；(b)執行以下步驟的其中之一：(b1)在第一時間周期將掩模材料暴露于由還原性化學物質形成的第一等離子體中；或者(b2)在第二時間周期將掩模材料暴露于由氧化性化學物質形成的第二等離子體中；(c)執行步驟(b)中沒有執行的步驟(b1)或者(b2)；以及(d)重復最初在步驟(b)中執行的步驟。

附圖說明

為了獲得本發明上述特征的方法并詳細理解該方法，將參照在附圖中示出的實施方式對本發明的以上概況描述進行具體說明。

然而，應該理解附圖僅示出本發明的典型實施方式，因此本發明并不局限于該范圍，而本發明可包括其他等同的有效實施方式。

圖1描述了依據在此描述的本發明的一個實施方式去除設置在低-k材料上部的掩模材料的方法的步驟序列圖；

圖2A-圖2B是根據本發明的一個實施方式在雙大馬士革互連處理次序的不同階段襯底的截面視圖；

圖3是示意性地可用于實踐部分本發明的工藝(蝕刻)反應器的示意圖。

為了便于理解，盡可能的使用相同的附圖標記以表示附圖中共用的相同元件。

具體實施方式

本發明的實施方式涉及處理低-k材料的方法，尤其涉及從具有暴露的低-k介電材料的襯底去除掩模材料的方法。

圖1描述了依據本發明的一個實施方式用于從低-k材料去除掩模材料的方法步驟的方法100。圖2A-圖2B是在雙大馬士革互連制造次序的不同階段期間互連特征的截面圖。為了更好的理解本發明，讀者應該同時參照圖1和圖2A-2B。