[發明專利]一種TETRA收發信機及其實現方法

有效

• 申請號: 200710077083.4
• 申請日: 2007-09-13
• 公開（公告）號: CN101388681A
• 公開（公告）日: 2009-03-18
• 發明（設計）人: 付文良;連全斌;張宗軍;馬明;尤侃
• 申請（專利權）人: 深圳哈達訊通信技術有限公司
• 主分類號: H04B1/40
• 分類號: H04B1/40;H04B7/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種TETRA收發信機，其特征包括寬帶射頻前端部件和載波處理板，所 述的寬帶射頻前端部件包括接收信道和發射信道，所述的接收通道包括依次聯 接的射頻接收濾波器(RF?BPF)低噪音放大器(LNA)、下變頻器、接收用中頻 濾波器(IF?BPF)和中頻自動增益控制放大器(AGC)，所述的射頻接收濾波器 (RF?BPF)與天線雙工器聯接；所述的發射通道包括依次聯接的發射用中頻濾 波器(IF?BPF)、中頻放大器(Amp)、上變頻器、射頻發射濾波器(RF?BPF)和 射頻功率放大器(PA)，所述的射頻功率放大器(PA)與天線雙工器聯接；所述 的載波處理板包括模數轉換模塊(高速ADC)、數模轉換模塊(高速DAC)、現場 可編程門陣列器件(FPGA)、數字信號處理器(DSP)和時鐘單元，所述的模數 轉換模塊(高速ADC)與前述接收通道的中頻自動增益控制放大器(AGC)聯接， 所述的數模轉換模塊(高速DAC)與前述發射頻道的發射用中頻濾波器(IF?BPF) 聯接；現場可編程門陣列器件(FPGA)連接于模數轉換模塊(高速ADC)、數模 轉換模塊(高速DAC)與數字信號處理器(DSP)之間；數字信號處理器(DSP) 的另一端與邏輯鏈路控制層(LLC)聯接；所述的時鐘單元設有分別于寬帶射頻 前端部件、模數轉換模塊(高速ADC)、數模轉換模塊(高速DAC)、現場可編程 門陣列器件(FPGA)、數字信號處理器(DSP)聯接并為其提供同源時鐘的各端 口。

2.根據權利要求1所述的一種TETRA收發信機，其特征在于：所述載波處 理板的現場可編程門陣列器件(FPGA)包括設有多個載波信道的接收信道和發 射信道；所述現場可編程門陣列器件(FPGA)中接收信道的載波信道包括數字 正交下變頻器、CIC抽取濾波器、多級HB濾波器和數字低通濾波器，所述的數 字正交下變頻器包括兩個用于完成信號混頻的數字乘法器和一個用于產生兩路 相互正交的載波數字發生器NCO；所述現場可編程門陣列器件(FPGA)中發射信 道的載波信道包括RRC濾波器、低通濾波器、多級HB內插濾波器、CIC內插 濾波器和數字正交上變頻器，所述數字正交上變頻器包括兩個用于完成信號混 頻的數字乘法器和一個用于產生兩路相互正交的載波數字載波發生器NCO。

3.根據權利要求1或2所述的一種TETRA收發信機，其特征在于：所述載 波處理板的現場可編程門陣列器件(FPGA)設有接收用基帶數字信號處理裝置 和發射用基帶數字信號處理裝置，所述接收用基帶數字信號處理裝置包括依次 聯接的殘留頻偏校正模塊、SRRC匹配濾波模塊、碼元同步模塊、差分解調及判 決模塊和時隙同步數據幀輸出模塊；所述發射用基帶數字信號處理裝置包括依 次聯接的時隙幀輸塊、基帶差分調制模塊、內插模塊和SRRC匹配濾波模塊。

4.一種TETRA收發信機的實現方法，其特征在于包括

(1)收信機的實現方法包括如下步驟：

寬帶射頻前端部件接收天線雙工器的信號，經過濾波后低噪音放大，將接收 信號向下變頻移動一個固定的中頻上，變成中頻信號后經增益放大后傳送至載 波處理板，經模數轉換后傳送至FPGA器件，FPGA器件對接收來的中頻接收信 號進行可編程式處理后再傳送至DSP器件，DSP器件對接收信號進行數字化處 理傳送至上層控制器；

(2)發信機的實現方法包括如下步驟：

上層控制端的發射信號傳送至DSP器件，經DSP器件數字化處理后再將發射 信號傳送至FPGA器件，FPGA器件對發射信號進行可編程式處理再傳送至數模轉 換模塊，經數模轉換后傳送至寬帶前端處理部件，經中頻濾波、放大后將發射 信號向上移動到一個頻率更高的射頻段，射頻信號經發射濾波和功率放大后傳 送至天線雙工器。