[發(fā)明專利]分層準循環(huán)擴展構(gòu)造的LDPC碼的編碼器

無效

• 申請?zhí)枺?/td>: 200710045623.0
• 申請日: 2007-09-06
• 公開（公告）號: CN101119118A
• 公開（公告）日: 2008-02-06
• 發(fā)明（設(shè)計）人: 張晨;徐友云;俞暉;甘小鶯
• 申請（專利權(quán)）人: 上海交通大學(xué)
• 主分類號: H03M13/11
• 分類號: H03M13/11
• 代理公司: 上海交達專利事務(wù)所
• 代理人: 王錫麟;王桂忠

1、一種分層準循環(huán)擴展構(gòu)造的LDPC碼的編碼器，包括：輸入緩存、第一處理-緩存流水級、第二處理流水級、第三緩存流水級、第四處理-緩存流水級、輸出級，其特征在于：

所述的輸入緩存，將信息比特s按照校驗矩陣H中塊的大小p×q進行分割，分別存儲在p個深度為q、位寬為1的乒乓RAM中，分層準循環(huán)LDPC碼校驗矩陣的每一層為準循環(huán)移位單位陣的拼接，一個準循環(huán)移位單位陣稱為一個塊，一個塊由p個大小相同的循環(huán)移位單位陣和p²-p個相同大小的零陣拼接得到方陣，并且該方陣的行重、列重均為一，循環(huán)移位單位陣及零陣的大小均為q階方陣，故一個塊的大小為p×q階方陣，分層準循環(huán)LDPC碼校驗矩陣的行重為d_c，列重為d_v，所謂行重，即每行中1元素的個數(shù)，所謂列重，即每列中1元素的個數(shù)，另外使用6塊深度為p×q、位寬為d_c-d_v的RAM對信息比特s進行FIFO操作以確保信息比特s與校驗比特p₁、p₂同步傳遞給輸出級；

所述第一處理-緩存流水級，先同時分塊讀取輸入緩存各乒乓RAM的信息比特，然后同時分塊執(zhí)行準循環(huán)移位單位陣乘向量運算，即T^-1A乘s^T運算和C乘s^T運算，分塊同時更新向量T^-1As^T，Cs^T，并將其按照校驗矩陣H中塊的大小p×q進行分割，分別存儲在p個深度為q、位寬為1的乒乓RAM中，另外使用4塊深度為p×q、位寬為1的RAM對向量T^-1As^T進行FIFO操作以確保向量T-1AsT與的校驗比特p1同步傳遞給第四處理-緩存流水級，分層準循環(huán)LDPC碼校驗矩陣的每一層為準循環(huán)移位單位陣的拼接，一個準循環(huán)移位單位陣稱為一個塊，按RU編碼方法分成A、B、T、C、D、E六個子矩陣，其中T是只由右上方一個塊組成的子矩陣，A是由左上方1×(dc-dv)個塊組成的子矩陣，B是由子矩陣A和T之間1×(dv-1)個塊組成的子矩陣，B、T、D、E四個子矩陣組成一個方陣；

所述第二處理流水級，首先同時分塊讀取第一處理-緩存流水級各乒乓RAM中向量T^-1As^T，Cs^T的值，接著同時分塊執(zhí)行準循環(huán)移位單位陣乘向量運算，即E乘T^-1As^T，然后同時分塊執(zhí)行向量加法運算，最后同時分塊執(zhí)行準循環(huán)移位陣乘向量運算，即Φ^-1乘(ET^-1As^T+Cs^T)，其中Φ＝-ET^-1B+D，分塊同時更新校驗比特p₁并輸出給第三緩存流水級；

所述第三緩存流水級，將校驗比特p₁按照校驗矩陣H中塊的大小p×q進行分割，分別存儲在p個深度為q、位寬為1的乒乓RAM中，另外使用3塊深度為p×q、位寬為2的RAM對校驗比特p₁進行FIFO操作以確保校驗比特p₁與信息比特s、校驗比特p₂同步傳遞給輸出級；

所述第四處理-緩存流水級，首先同時分塊讀取第三緩存流水級各乒乓RAM中的校驗比特p₁和第一處理-流水級的乒乓RAM中向量T^-1As^T的值，然后同時分塊執(zhí)行準循環(huán)移位單位陣乘向量運算，即T^-1B乘p1，最后執(zhí)行向量加法運算，更新校驗比特p₂并將其存儲在深度為p×q、位寬為1的乒乓RAM中；

所述輸出級，同時分塊讀取輸入緩存的乒乓RAM中的信息比特s、第三緩存流水級的乒乓RAM中的校驗比特p₁以及第四處理-流水級的乒乓RAM中校驗比特p₂的值，并將其輸出給信道。