[發明專利]半導體器件

無效

• 申請號: 200710040261.6
• 申請日: 2007-04-24
• 公開（公告）號: CN101295732A
• 公開（公告）日: 2008-10-29
• 發明（設計）人: 王津洲
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L27/088
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 李文紅

技術領域

本發明涉及半導體技術領域，特別涉及一種金屬氧化物半導體(MOS)器件的基礎結構與運作原則。

背景技術

傳統的MOS半導體器件結構，柵極溝道層的摻雜物與兩側的源極和漏極的摻雜物為不同型的帶電離子型態，可參考Handbook?ofSemiconductor?Manufacturing?Technology，Edited?by?Yoshio?Nishi?andRobert?Doering，publisher?Marcel?Dekker，Inc.in?2000.Chapter?5，by?RobertB.Simonton，Walter?Class，Yuri?Erokhin，Michael?Mack，and?LeonardRubin。圖1是現有技術半導體器件的結構示意圖。如圖1所示的半導體器件100，半導體襯底101上依次形成有隔離淺溝槽102，P阱103與N阱104。在P阱103內，依次形成NMOS元件；所述NMOS元件包括柵極溝道層105，介電層106和柵極107，源極與漏極的輕摻雜區108，源極與漏極的袋摻雜區109，以及柵極107兩側的間隙壁110，和源極與漏極的重摻雜區111，以及源極、漏極與柵極的連接界面層112。在N阱104內，依次形成PMOS元件；所述PMOS元件包括柵極溝道層105’，介電層106’和柵極107’，源極與漏極的輕摻雜區108’，源極與漏極的袋摻雜區109’，以及柵極107’兩側的間隙壁110’，和源極與漏極的重摻雜區111’，以及源極、漏極與柵極的連接界面層112’。

在實際的應用與制造工藝中，由于柵極與源/漏極工程設計的考慮，柵極溝道層105與105’的形成可使用多次離子注入以形成反阱摻雜離子濃度分布；以控制閾值電壓與亞閾值(Subthreshold)漏電流。可參考美國麻省理工學院的研究論文(Dimitri?A.Antoniadis?and?James?E.Chung，1991?IEEE?IEDM?Technical?Digest，第21-24頁)，或法國格勒諾布爾通訊實驗室的研究論文(T.Skotnicki&P.Bouillon，1996?IEEE?Symposium?onVLSI?Technology?Technical?Digest，第152-153頁)與(Tomasz?Skotnicki，Gerard?Merckel，and?Thierry?Pedron，March?1988，IEEE?Electron?DeviceLetters，Vol.9，No.2，第109-112頁)。輕摻雜源/漏極108與108’可避免熱載流離子效應，源/漏極的袋摻雜區109與109’可降低穿通漏電流，重摻雜源/漏極111與111’提供與外界連接的低電阻歐姆接觸界面112與112’。較柵極溝道層為深的P阱103與N阱104的作用，一方面可降低襯底漏電流，另一方面將NMOS與PMOS隔離，以避免在NMOS與PMOS之間形成閂鎖(latch-up)效應，使用多次離子注入P阱103與N阱104層，可以達到雙重和更佳效果。有些應用，在P阱103與N阱104層更深處形成深P阱與深N阱(圖1中未示出)；其用途包含避免宇宙射線引起的儲存器亂碼，可參考美國國際商業機械公司的研究專輯(IBM?Journal?of?Research?andDevelopment，Vol.40，No.1，January?1996，第3-129頁)。在同時包含模擬與數字信號的晶片上，可降低數字信號與模擬信號之間的干擾，可參考美國史坦福大學整合系統中心的研究論文(David?K.Su，Marc?J.Loinaz，Shoichi?Masui，Bruce?A.Wooley，IEEE?Journal?of?Solid-State?Circuits，Vol.28，No.4，April?1993，第420-430頁)。