[發明專利]一種芯片數據輸出信號的保護方法及其電路

無效

• 申請號: 200710022962.7
• 申請日: 2007-05-25
• 公開（公告）號: CN101055613A
• 公開（公告）日: 2007-10-17
• 發明（設計）人: 劉新寧;朱煒;楊軍;王學香;陸生禮;時龍興
• 申請（專利權）人: 東南大學
• 主分類號: G06F21/02
• 分類號: G06F21/02
• 代理公司: 南京經緯專利商標代理有限公司
• 代理人: 陸志斌

1、一種芯片數據輸出信號的保護方法，其特征是芯片內部的至少一條數據輸出信號(TDO’)經選通電路由芯片的輸出接口的數據輸出引腳線(TDO)輸出，該選通電路的控制端(S)受控于控制邏輯電路，其控制方法是：

系統設計調試階段：控制邏輯電路中的延時電路在芯片內部復位信號(RESET)作用下，產生至少一個芯片內部CPU指令周期時間長度的延時信號，其作用于選通電路的控制端(S)，禁止選通電路輸出數據信號，控制邏輯電路中的控制輸出寄存器輸出缺省值，在所述延時電路產生的延時信號之后，控制選通電路輸出數據信號；

系統正常工作階段：控制邏輯電路中的控制輸出寄存器接受芯片內部CPU的寫入數據指令，在所述的延時電路延時信號有效期內，執行寫入數據指令通過CPU端口對所述的控制輸出寄存器置數，其輸出作用于選通電路的控制端(S)，在所述延時電路產生的延時信號之后，禁止選通電路輸出數據信號。

2、根據權利要求1所述的芯片數據輸出信號的保護方法，其特征是所述的芯片內部有一條數據輸出信號(TDO’)，其為芯片的JTAG調試接口測試數據輸出信號，所述的芯片的輸出接口的數據輸出引腳線(TDO)為芯片的JTAG調試接口的測試數據輸出引腳線，所述的芯片內部復位信號(RESET)，可以由JTAG調試接口的測試復位信號(NTRST)或者由系統加電產生。

3、一種根據權利要求1所述方法的電路，其特征是芯片內部的至少有一條數據輸出信號(TDO’)經選通電路由芯片的輸出接口的數據輸出引腳線(TDO)輸出，該選通電路的控制端(S)受控于控制邏輯電路，所述的控制邏輯電路由延時電路和控制輸出寄存器組成：

所述的延時電路接有芯片內部復位信號(RESET)，在芯片離開復位狀態后，輸出產生至少一個芯片內部CPU指令周期時間長度的延時信號，其輸出到選通電路的控制端(S)，禁止選通電路輸出數據信號；

所述的控制輸出寄存器設有接受芯片內部CPU的寫入數據指令的端口，其輸出端與所述的延時電路輸出端共同作用于選通電路的控制端(S)；

芯片復位后，所述的控制邏輯電路中的控制輸出寄存器輸出缺省值，在所述延時電路產生的延時信號之后，控制選通電路輸出數據信號；CPU執行寫入數據指令對所述的控制輸出寄存器置數，在所述延時電路產生的延時信號之后，禁止選通電路輸出數據信號。

4、根據權利要求3所述的芯片數據輸出信號保護電路，其特征是所述的芯片內部有一條數據輸出信號(TDO’)，所述的芯片輸出接口為JTAG調試接口，所述的選通電路的輸出為JTAG調試接口的測試數據輸出引腳(TDO)，所述的芯片內部復位信號(RESET)，可以由JTAG調試接口的測試復位信號(NTRST)或者由系統加電產生。

5、根據權利要求3或4所述的芯片數據輸出信號的保護電路，其特征是所述的延時電路由計數器組成，所述計數器的計數時鐘為芯片內部系統時鐘信號(CLK)，所述計數器在芯片離開復位狀態后開始計數，計數個數至少為一個CPU指令周期對應系統時鐘信號(CLK)的個數，計數滿輸出信號輸出到所述的選通電路的控制端(S)。

6、根據權利要求3或4所述的芯片數據輸出信號的保護電路，其特征是，所述的選通電路為數據選擇器或者數據分配器或者開關電路，其具有一個數據輸入端(TDO’)、一個數據輸出端(TDO)和一個控制端(S)。

7、根據權利要求3或4所述的芯片數據輸出信號的保護電路，其特征是，所述的控制輸出寄存器為一位的寄存器或者觸發器。