[發明專利]閃存裝置制造方法

無效

• 申請號: 200710007249.5
• 申請日: 2007-01-25
• 公開（公告）號: CN101140908A
• 公開（公告）日: 2008-03-12
• 發明（設計）人: 張民植
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H01L21/8247
• 分類號: H01L21/8247;H01L21/762
• 代理公司: 北京市柳沈律師事務所
• 代理人: 陶鳳波

技術領域

本發明一般而言涉及閃存裝置，更具體而言涉及減小了浮置柵極之間的干擾電荷的閃存裝置制造方法。

背景技術

近年來，在NAND(與非)閃存的制造中，隨著裝置集成水平的提高，形成單元有源區和單元場區的空間的尺寸減小。由于介電層(包括浮置柵極、控制柵極等)形成于窄的有源空間內，柵極之間的距離減小。因此，產生了干擾問題。

具體而言，在采用了先進的自對準溝槽隔離(STI)的一般NAND閃存裝置內，必須減小浮置柵極之間的干擾電荷以發展多級單元(MLC)。

圖1為示出了采用先進STI制造一般NAND閃存裝置的方法的透視圖。

參考圖1，在半導體襯底1上形成隧穿氧化物層2和第一多晶硅層3。通過采用隔離掩模的蝕刻工藝，依次蝕刻第一多晶硅層3、隧穿氧化物層2和半導體襯底1，由此形成溝槽。

在整個表面上形成例如高密度等離子體(HDP)氧化物層的絕緣層以填充該溝槽。拋光(例如通過化學機械拋光(CMP))該絕緣層以暴露第一多晶硅層3的頂面，由此形成溝槽內的隔離層4。

在整個表面上形成第二多晶硅層5。使用掩模蝕刻第二多晶硅層5，由此形成包括第一多晶硅層3和第二多晶硅層5的浮置柵極。在整個表面上形成介電層6和用于控制柵極的導電層7。

如果通過以上方法形成該浮置柵極，則隔離層的寬度由于裝置的集成度更高而減小。因此，相鄰浮置柵極之間的距離減小，由于相鄰浮置柵極之間距離減小而產生干擾電荷。

為了減小浮置柵極之間的干擾電荷(C_fgy)，降低浮置柵極之間絕緣層的高度。

如果絕緣層的高度至少降低到特定厚度，則半導體襯底1和控制柵極7之間的距離減小，導致擊穿電壓降低。因此，必須減小干擾電荷，同時將浮置柵極側部上絕緣層的厚度維持在特定值。

用于減小干擾電荷的一種方法為，在浮置柵極側壁上形成間隙壁之后，降低其中形成了介電層和控制柵極的間隙壁之間的隔離層的高度。

圖2為示出了通過采用在浮置柵極側壁上形成間隙壁的工藝而制造一般NAND閃存裝置的方法的剖面視圖。

參考圖2，依次在半導體襯底10上形成隧穿氧化物層11、用于浮置柵極的第一多晶硅層12、緩沖氧化物層(未示出)和氮化物層(未示出)。通過蝕刻工藝蝕刻部分該氮化物層(未示出)、緩沖氧化物層(未示出)、第一多晶硅層12、隧穿氧化物層11和半導體襯底10，從而形成溝槽。在整個表面上形成HDP氧化物層，從而填充該溝槽。

執行拋光工藝，直到暴露氮化物層的頂面，由此形成隔離層13。蝕刻隔離層13的部分頂面，從而控制隔離層13的有效場高度(EFH)。在除去該氮化物層和該緩沖氧化物層之后，在暴露的第一多晶硅層12的側壁上形成間隙壁。以間隙壁為掩模部分地除去隔離層13的頂面，由此清除間隙壁。在整個表面上依次形成介電層14和用于控制柵極的第二多晶硅層15。

在間隙壁清除工藝中，執行濕法蝕刻工藝。間隙壁和隔離層13具有相似的濕法蝕刻速率。因此，當清除間隙壁時，間隙壁與形成于間隙壁下方的隔離層13一起被清除。因此，隔離層13的高度低于隧穿氧化物層11的高度。因此，使半導體襯底10和控制柵極15之間的距離最小化，由此形成了擊穿電壓非常低的脆弱結構。

發明內容

本發明實施方案涉及NAND閃存裝置制造方法，其中間隙壁形成于暴露的浮置柵極的側部上。執行干法蝕刻工藝，使得隔離層的中心部分相對較低。通過濕法蝕刻工藝清除間隙壁，由此減小浮置柵極之間的干擾電荷。

在一個實施方案中，NAND閃存裝置的制造方法包括蝕刻層疊于半導體襯底上的部分隧穿氧化物層、第一多晶硅層、硬掩模層和半導體襯底，由此形成溝槽。使用絕緣層填充該溝槽，由此形成隔離層。清除該隔離層的部分頂面，由此控制該隔離層的有效場高度(EFH)，同時部分地暴露該第一多晶硅層的側部。使用二氯硅烷(dichlorosilane，DCS)為源氣體，在包括該暴露的第一多晶硅層的各個隔離層的表面上形成用于間隙壁的氧化物層。執行蝕刻工藝，使得氧化物層保留在該第一多晶硅層的側部上，由此形成間隙壁。將間隙壁之間的隔離層蝕刻至一厚度。除去該間隙壁。隨后在各個隔離層的表面上形成介電層和第二多晶硅層。

可以使用摻雜多晶硅層，或者未摻雜多晶硅層和摻雜多晶硅層的雙層結構形成該第一多晶硅層。

該硬掩模可包括緩沖氧化物層和氮化物層。

該方法還可以包括在形成該氧化物層之前除去該硬掩模層。