[發明專利]用于形成NMOS與PMOS晶體管中的凹陷的受應變的漏極/源極區的技術

有效

• 申請號: 200680031372.4
• 申請日: 2006-08-23
• 公開（公告）號: CN101253619A
• 公開（公告）日: 2008-08-27
• 發明（設計）人: J·亨奇爾;A·魏;T·卡姆勒;M·拉布
• 申請（專利權）人: 先進微裝置公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L21/265;H01L27/092
• 代理公司: 北京紀凱知識產權代理有限公司
• 代理人: 戈泊

技術領域

本發明大致是有關集成電路的形成，且詳言之，是有關藉由使用，例如，硅/鍺而形成不同晶體管類型的源極/漏極區以增進MOS晶體管的信道區域中的電荷載體移動性。?

背景技術

集成電路的制造必需根據指定的電路配置圖在給定的芯片區域上形成大量的電路組件。一般而言，現在實施的是復數工藝技術，其中，就復雜電路而言，例如微處理器及儲存芯片等，由于就操作速度及/或電源消耗及/或成本效率的觀點來看的優異特性，使得CMOS技術為現今最有希望的方法。在使用CMOS技術制造復雜集成電路的期間，數百萬的晶體管，亦即，N-信道晶體管與P-信道晶體管，是形成于包括結晶性半導體層的襯底(substrate)上。MOS晶體管，不論是考慮N-信道晶體管或P-信道晶體管，包含由漏極與源極區之間配置經反向摻雜的信道區的經高度摻雜的漏極與源極區界面所形成的所謂的PN接面(junction)。?

該信道區的導電性，亦即，該導電信道的驅動電流能力，是藉由在該信道區上方形成并且藉由薄絕緣層與該信道區隔開的柵極電極(gate?electrode)予以控制。該信道區的導電性，在形成導電信道時，由于適當控制電壓施于該柵極電極，取決于該摻雜物濃度、大多數電荷載體的移動性、及就該晶體管寬度方向的給定信道區延伸程度來說，取決于該源極與漏極區之間的距離，該距離亦稱為信道長度。因此，結合憑借對該柵極電極施加控制電壓而使該絕緣層下方迅速地產生導電信道的能力，該信道區的總體導電性實質上決定了該MOS晶體管的效能。由此，該信道長度的減短，及與彼相關的信道電阻率降低，使?該信道長度成為完成該等集成電路的操作速度提升的主要設計基準。?

然而，該等晶體管尺寸的持續縮小涉及復數與彼相關的議題，該等議題有必要加以處理以便不致過度抵銷穩定地降低MOS晶體管的信道長度所獲得的優點。在此形態中的一個主要問題為研發加強的光刻(photolitho?graphy)技術及蝕刻策略以便可靠地并且再現地產生新一代裝置的臨界尺寸的電路組件，例如該等晶體管的柵極電極。再者，該等漏極與源極區中需要高度先進的摻雜劑外廓，在垂直方向及側方向，以提供低片材(sheet)及接觸電阻率并結合預期的信道控制性。此外，就泄漏電流控制(leakage?current?control)的觀點來看，與該柵極絕緣層有關的PN接面的垂直位置亦代表臨界的設計基準。因此，降低該信道長度也可能需要降低與該柵極絕緣層及該信道區所形成的界面有關的漏極與源極區的深度，因而需要先進的注入技術。根據其它的方法，配合與該柵極電極的指定偏移量而形成外延生長區，該等外延生長(epitaxially?grown)區被稱為提高的漏極與源極區，以提供該等提高的漏極與源極區提高的導電性，同時維持與該柵極絕緣層有關的淺PN接面。?

因為該等臨界尺寸的持續尺寸減小，亦即，該等晶體管的柵極長度，需要順應并且可能地有關以上界定的工藝步驟的高度復雜的工藝技術的新開發，所以已提出藉由提高給定信道長度的信道區中的電荷載體移動性而同樣地增進該晶體管組件的信道導電性，藉以提供達成與朝向未來技術節點行進兼容的效能改良的潛能，同時避免或至少延后許多與裝置按比例縮放有關的上述工藝順應性。用于增加該電荷載體移動性的一個有效機制為在該信道區中的晶格結構修飾，例如藉由產生抗張(tensile)或壓縮應力(compressive?stress)而在該信道區中產生對應的應變，該應變分別地造成電子與電洞經改變的移動性。例如，產生該信道區中的抗張應變將提高電子的移動性，其中，取決于該抗張應變的量級及方向，可獲得50％或更大的移動性增量，該移動性增量可依序地直接地轉變成該導電性的對應增量。另一方面，該信道區中的壓縮應變可提高電洞的移動性，藉以提供增進P-型晶體管效能的潛力。將該應力或應變工程導入集成電路制造就更進一代的裝置而言是為非常有希望的方法，因為，例如，受應變的硅可視為半導體材料?的“新”類型，彼可使得快速有效力的半導體能夠制造而不需昂貴的半導體材料及制造技術。?

因此，已提出將，例如，硅/鍺層或硅/碳層導入該信道區中或下方以產生抗張或壓縮應力，該應力可導致對應的應變。盡管該晶體管效能可藉由將應力產生層導入該信道區中或下方而增進相當多，但是必須耗費相當多的精力以便在傳統及經完善驗證的MOS技術中實施對應的應力層的形成。例如，必須開發額外的外延生長技術并且實施至該工藝流程中而在該信道區中或下方的適當位置處形成鍺或含碳的應力層。因而，工藝復雜度是顯著地提高，藉以也增加制造成本及降低生產量的潛在可能性。?