[發(fā)明專利]具有側(cè)柵控和頂柵控讀出晶體管的雙端口增益單元

有效

• 申請?zhí)枺?/td>: 200680030712.1
• 申請日: 2006-06-27
• 公開（公告）號: CN101248529A
• 公開（公告）日: 2008-08-20
• 發(fā)明（設(shè)計）人: J·曼德爾曼;程慷果;R·迪瓦卡魯尼;C·拉登斯;王耕
• 申請（專利權(quán)）人: 國際商業(yè)機器公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/8242
• 代理公司: 北京市金杜律師事務(wù)所
• 代理人: 王茂華

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體存儲器單元及其制作方法。更具體而言，本發(fā)明涉及一種與現(xiàn)有的互補型金屬氧化物半導(dǎo)體(CMOS)技術(shù)兼容的密集且高性能的動態(tài)隨機存取存儲器(DRAM)單元。

背景技術(shù)

現(xiàn)有的微處理器性能的發(fā)展超過了DRAM的性能。因為該速度的不同，為了滿足當(dāng)前應(yīng)用的存儲器帶寬需求，在微處理器芯片上提供越來越大量的高速緩存存儲器也越來越重要。因為靜態(tài)隨機存取存儲器(SRAM)相對簡單的工藝集成，其過去也用于處理器芯片上的高速緩存存儲器。然而，因為需要更大量的片上存儲器，SRAM單元的尺寸使其使用不再具有吸引力。由于SRAM存儲器占用了越來越多的芯片面積，其成為芯片尺寸、成品率和每個芯片的成本的主要限定因素。因此，由于動態(tài)隨機存取存儲器(DRAM)的高密度和低成本，將動態(tài)隨機存取存儲器(DRAM)用于片上高速緩存存儲器也越來越引起人們的興趣。然而，因為競爭要求高性能低閾值電壓(Vt)的邏輯器件以及低泄漏的DRAM陣列器件，DRAM與CMOS邏輯的集成涉及更多的工藝復(fù)雜性。另外，DRAM單元要求大存儲容量的電容器，而這種大存儲容量的電容器是無法通過標(biāo)準CMOS邏輯工藝提供的。此外，在CMOS邏輯工藝中提供這些大DRAM存儲容量電容器的成本對某些應(yīng)用而言是非常昂貴的。隨著最小特征尺寸逐代減小，獲得用于DRAM單元的高存儲容量電容也變得越來越困難和不經(jīng)濟。

考慮到上述問題，在半導(dǎo)體工業(yè)中需要提供一種用于與高性能邏輯集成的SRAM高速緩存的密集且成本有效的配置。

發(fā)明內(nèi)容

本發(fā)明提供了一種DRAM存儲器單元以及用于利用絕緣體上半導(dǎo)體(SOI)CMOS技術(shù)來制作密集(20或18方(square))布局的工序。具體而言，本發(fā)明提供了一種與現(xiàn)有SOI?CMOS技術(shù)兼容的密集并且高性能的DRAM單元配置。在本領(lǐng)域中已知各種增益單元布局。本發(fā)明通過提供利用SOI?CMOS制作的密集布局而改進了現(xiàn)有技術(shù)。

廣義上講，本發(fā)明提供了一種存儲器單元，該存儲器單元包括：第一晶體管，分別具有柵極、源極和漏極；第二晶體管，分別具有第一柵極、第二柵極、源極和漏極；以及電容器，具有第一端子，其中所述電容器的第一端子和所述第二晶體管的第二柵極包括單個實體。

在本發(fā)明的第一實施例中，提供了一種密集(20方)單端口存儲器單元布局。在本發(fā)明的第二實施例中，提供了一種密集(18方)雙端口存儲器單元布局。

由于利用所有的增益單元，相對于傳統(tǒng)DRAM單元，存儲電容器需要得到了很大的放寬。在本發(fā)明的第一實施例中，提供了一種單端口單元布局，其中利用在頂表面上的讀出字線柵極和作為存儲電容器的節(jié)點的側(cè)柵極對讀出金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)進行雙柵控。通過存儲電容器的側(cè)柵控調(diào)整讀出MOSFET的閾值電壓(Vt)。

當(dāng)存儲“1”時，讀出晶體管的Vt為低。當(dāng)存儲“0”時，讀出晶體管的Vt為高。當(dāng)對讀出字線(RWL)進行升壓時，通過讀出MOSFET的電阻將“1”和“0”進行區(qū)分。由此，由于在單元和位線之間不需要電荷轉(zhuǎn)移，所以低電壓感測是可行的。本發(fā)明第一實施例的單元采用三個地址線，即寫入字線(WWL)、讀出字線(RWL)和位線(BL)。本發(fā)明第一實施例的結(jié)構(gòu)允許讀出和寫入操作共享位線。這相對于需要四個地址線：WWL、RWL、寫入位線(WBL)和讀出位線(RBL)的現(xiàn)有增益單元呈現(xiàn)出了優(yōu)勢。

具體而言，且廣義上說，本發(fā)明第一實施例的存儲器單元包括：第一晶體管，具有分別耦合到存儲器陣列的寫入字線、第一節(jié)點和所述存儲器陣列的位線的柵極、源極和漏極；第二晶體管，具有分別耦合到讀出字線、所述第一節(jié)點、電壓源和所述位線的第一柵極、第二柵極、源極和漏極；以及電容器，具有連接到所述第一節(jié)點的第一端子和連接到電壓源的第二端子，其中所述電容器的第一端子和所述第二晶體管的第二柵極包括單個實體。

在本發(fā)明的第二實施例中，提供了一種單元布局，其中也利用在頂表面上的讀出字線柵極和作為存儲電容器的實際節(jié)點導(dǎo)體并直接耦合到讀出MOSFET的側(cè)柵極對讀出MOSFET進行雙柵控。通過本實施例中存儲電容器的側(cè)柵控也調(diào)整了讀出MOSFET的閾值電壓(Vt)。