[發明專利]用于集成電路的受應力作用的層間電介質

有效

• 申請號: 200680008880.0
• 申請日: 2006-02-16
• 公開（公告）號: CN101558494A
• 公開（公告）日: 2009-10-14
• 發明（設計）人: 詹姆斯·D·伯內特;喬恩·D·奇克
• 申請（專利權）人: 飛思卡爾半導體公司
• 主分類號: H01L27/11
• 分類號: H01L27/11
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 王以平

技術領域

本發明涉及集成電路，尤其是涉及具有受到應力作用以改善集成電路性能的層間電介質的集成電路。?

背景技術

已在開發的用于改善晶體管遷移率的技術之一是應變硅。典型地，硅層受到拉伸應力作用以改善N溝道遷移率。這已被擴展到使用層間電介質(ILD)，即夾在導電層之間的電介質層，其受到選擇的應力作用來改善晶體管性能。對于N溝道晶體管而言這意味著使用拉伸應力，而對于P溝道晶體管而言這意味著使用壓縮應力。?

附圖說明

下文中結合下列附圖對本發明優選實施方案的詳細描述將向本領域技術人員闡明本發明前述的和將述的和更多的具體目標和優點：?

圖1為處于根據本發明的多個實施方案所述的處理過程中某一階段的半導體結構的截面圖；?

圖2為處于根據本發明第一、第二、第三、第四實施方案所述的處理過程中后續階段的圖1的半導體結構的截面圖；?

圖3為處于根據本發明第一和第四實施方案所述的處理過程中后續階段的圖2的半導體結構的截面圖；?

圖4為處于根據本發明第一和第四實施方案所述的處理過程中后續階段的圖3的半導體結構的截面圖；?

圖5為處于根據本發明第二和第三實施方案所述的處理過程中后續階段的圖2的半導體結構的截面圖；?

圖6為處于根據本發明第二和第三實施方案所述的處理過程中?后續階段的圖5的半導體結構的截面圖；?

圖7為處于根據本發明第二實施方案所述的處理過程中后續階段的圖6的半導體結構的截面圖；?

圖8為處于根據本發明第二實施方案所述的處理過程中后續階段的圖7的半導體結構的截面圖；?

圖9為處于根據本發明第二實施方案所述的處理過程中后續階段的圖8的半導體結構的截面圖；?

圖10為處于根據本發明第二實施方案所述的處理過程中后續階段的圖9的半導體結構的截面圖；?

圖11為處于根據本發明第三實施方案所述的處理過程中后續階段的圖6的半導體結構的截面圖；?

圖12為處于根據本發明第三實施方案所述的處理過程中后續階段的圖11的半導體結構的截面圖；?

圖13為處于根據本發明第四實施方案所述的處理過程中后續階段的圖4的半導體結構的截面圖；?

圖14為處于根據本發明第四實施方案所述的處理過程中后續階段的圖13的半導體結構的截面圖；?

具體實施方式

一方面，對于同時具有邏輯和靜態隨機存取存儲器(SRAM)陣列的集成電路，通過對SRAM陣列的層間電介質(ILD)進行有別于邏輯的處理來改善其性能。N溝道邏輯和N溝道SRAM晶體管均具有ILD，該ILD具有壓縮應力；P溝道邏輯晶體管的ILD具有壓縮應力；而P溝道SRAM晶體管至少具有小于P溝道邏輯晶體管的壓縮應力，即P溝道SRAM晶體管可以是壓縮性的但其小于P溝道邏輯晶體管的壓縮應力的大小、或可以是松弛性的、或者可以是拉伸性的。這有利于使得集成電路的P溝道SRAM晶體管具有比P溝道邏輯晶體管更低的遷移率。具有更低遷移率的P溝道SRAM晶體管會使得寫入性能更好；在低功耗電源電壓下無論是寫入時間還是寫入余量均?能更佳。這通過參照附圖和下列說明會更好地理解。?

如圖1所示，半導體器件10中使用了SOI襯底，該SOI襯底包括相對較厚的絕緣層12和半導體層14。半導體層14優選地為硅但也可為諸如鍺硅(silicon?germanium)或硅碳(silicon?carbon)之類的其他半導體材料。絕緣層12優選地為氧化物，但也可為其他絕緣材料。半導體器件10內置有邏輯部分16和SRAM陣列區域18。如圖1所示，邏輯部分16包括N溝道晶體管20和P溝道晶體管22。晶體管20和22代表出現于一般的集成電路中用于形成邏輯功能電路諸如邏輯門、寄存器、處理單元、以及其它邏輯功能電路的許多其他的N溝道和P溝道晶體管，一般為數以百萬計。類似地，如圖1所示，SRAM陣列部分18包括N溝道晶體管24和P溝道晶體管26。晶體管24和26同樣也代表形成SRAM陣列的許多其他的N溝道和P溝道晶體管，一般為數以百萬計。邏輯晶體管20和22由形成于半導體層14中的隔離區28、30和32相互隔離開并與其它的晶體管隔離開。同樣，SRAM晶體管24和26由隔離區34、36和38相互隔離開并與其它SRAM晶體管隔離開。?