[實用新型]高壓功率集成電路隔離結構

無效

• 申請號: 200620165096.8
• 申請日: 2006-12-15
• 公開（公告）號: CN200993963Y
• 公開（公告）日: 2007-12-19
• 發明（設計）人: 易揚波;徐申;李海松;孫偉鋒;夏曉娟;李杰;時龍興
• 申請（專利權）人: 東南大學
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L27/04
• 代理公司: 南京經緯專利商標代理有限公司
• 代理人: 陸志斌

技術領域

本實用新型為一種適用于體硅工藝功率集成電路高壓器件與低壓器件之間的隔離結構，尤其涉及一種高壓功率集成電路隔離結構。

背景技術

在功率集成電路中，P型金屬氧化物半導體(PMOS)和N型金屬氧化物半導體(NMOS)組成互補式金屬氧化物半導體(CMOS)電路。由于PMOS寄生PNP雙極晶體管，NMOS寄生NPN雙極晶體管，結合在一起就構成了PNPN的可控硅(SCR)結構。當可控硅結構被觸發時，會使該結構的電阻極大降低，有大電流流過結構。每種可控硅結構都存在固有的觸發門限，防治可控硅觸發的方法很多。

在功率集成電路的某些工作狀態下，高壓部分會對低壓部分注入載流子，觸發低壓CMOS寄生可控硅結構。本實用新型通過引入高低壓之間的隔離結構，減小注入載流子，防止可控硅結構觸發。

目前很多高低壓隔離結構需要特殊半導體制備工藝，在已開發工藝流程上并不適用。

發明內容

本實用新型為一種適用于體硅工藝功率集成電路高壓器件與低壓器件之間隔離的高壓功率集成電路隔離結構，本實用新型能夠有效防止體硅高壓功率集成電路中寄生可控硅結構觸發。

本實用新型采用如下技術方案：

一種高壓功率集成電路隔離結構，包括：P型襯底，在P型襯底設有N型外延，在N型外延上設有2塊場氧化層，在N型外延上設有重摻雜N型區且該重摻雜N型區位于2塊場氧化層之間，在N型外延內設有2個P型隔離阱，該2個P型隔離阱分別位于2塊場氧化層的下方，并且該2個P型隔離阱將N型外延分隔成3塊，上述重摻雜N型區位于2個P型隔離阱之間，在2個P型隔離阱的上端分別設有重摻雜P型區，上述重摻雜N型區及重摻雜P型區與零電位相連接。

與現有技術相比，本實用新型具有如下優點：

(1)本實用新型的結構能夠有效吸收功率集成電路工作時從高壓結構注入到襯底，再注入到低壓結構的載流子，從而提高低壓CMOS結構寄生可控硅觸發的難度。

(2)本實用新型結構中，兩個P型隔離阱之間的外延小島接零電位，使吸收的載流子流入大地，而不是流入低壓電源，這樣能夠避免由于載流子注入低壓電源引起芯片可靠性問題。

(3)本實用新型的隔離結構，僅僅利用芯片版圖的設計即可防止可控硅觸發，所有工藝與原工藝流程兼容，因此不需要修改固有工藝流程，不需增加工藝成本。

附圖說明

圖1是隔離結構剖面圖。

圖2是本實用新型隔離結構襯底電流示意圖。

圖3是傳統隔離結構襯底電流示意圖。

具體實施方式

參照圖1，一種高壓功率集成電路隔離結構，包括：P型襯底1，在P型襯底1設有N型外延2，在N型外延2上設有2塊場氧化層3、4，在N型外延2上設有重摻雜N型區5且該重摻雜N型區5位于2塊場氧化層3、4之間，在N型外延2內設有2個P型隔離阱6、7，該2個P型隔離阱6、7分別位于2塊場氧化層3、4的下方，并且該2個P型隔離阱6、7將N型外延2分隔成3塊，上述重摻雜N型區5位于2個P型隔離阱6、7之間，在2個P型隔離阱6、7的上端分別設有重摻雜P型區8、9，上述重摻雜N型區5及重摻雜P型區8、9與零電位相連接。在場氧化層3、4、重摻雜P型區8、9及重摻雜N型區5上設有介質層10，在介質層10設有接零電位金屬11且該接零電位金屬11與重摻雜N型區5及重摻雜P型區8、9連接。

在圖2中給出了本實用新型結構襯底電流示意圖，圖3給出了傳統的單個P型隔離阱襯底電流示意圖，說明本實用新型結構吸收襯低電流的能力顯著提高。

本實用新型在制備時，首先選擇P型襯底，制作深N型外延，然后制備穿通外延的P型隔離阱，然后制備場氧化層，然后進行重摻雜N型區注入和重摻雜P型區注入，然后淀積介質層并刻蝕，接下來是接零電位金屬引線的制備及鈍化處理，整個工藝過程完全與原外延功率集成電路制備工藝兼容。