[實用新型]一種控水裝置

無效

• 申請號: 200620016701.5
• 申請日: 2006-12-22
• 公開（公告）號: CN200985527Y
• 公開（公告）日: 2007-12-12
• 發明（設計）人: 徐賽男
• 申請（專利權）人: 徐賽男
• 主分類號: E03B11/02
• 分類號: E03B11/02;G05D9/02
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本實用新型涉及一種CMOS電源控制電路，特別是指一種可用于保存主機板上CMOS時鐘數據的CMOS電源控制電路。

背景技術

CMOS(Complementary?Metal-Oxide?Semiconductor)是一種用互補型金屬氧化物半導體制造的存儲器，是電腦主機板上的一塊可讀寫的芯片，用來保存當前系統的硬件配置和用戶對某些參數的設定。

CMOS本身是一塊存儲器，能對其中的數據起到存儲的作用。當要清除其中的數據時，CMOS中的時鐘數據也將被清除，無法保存，給用戶使用電腦帶來不便。

如圖1所示的現有技術中用于清除CMOS設置的電路。其包括一CMOS電路20’、一第一電阻R1’、一第二電阻R2’、一第一電容C1’、一第二電容C2’、一第三電容C3’及一跳線開關30’。該CMOS電路20’包括一CMOS時鐘電路50’及一CMOS存儲電路70’，該CMOS電路20’集成于一主機板上的南橋芯片中。該跳線開關30’具有三個針腳1、2、3，在正常情況下，即不清除CMOS設置時，將針腳1和針腳2短接，則該跳線開關30’將處于斷開狀態。一電源電路10’的輸出端通過該第一電阻R1’與該跳線開關30’的針腳2相連，該跳線開關30’的針腳3接地，該跳線開關30’的針腳2通過該第一電容C1’接地，且該針腳2直接與該CMOS時鐘電路50’的供電端相連，該CMOS時鐘電路50’的供電端通過該第二電容C2’接地，該針腳2還通過該第二電阻R2’與該CMOS存儲電路70’的供電端相連，該CMOS存儲電路70’的供電端通過該第三電容C3’接地。當清除CMOS設置時，將該跳線開關30’的針腳2與針腳3短接，則該跳線開關30’處于導通狀態，此時圖1中所示的第一節點11’的電壓為零，則該第二節點13’及第三節點1?5’的電壓也為零，因此該電源電路10’的輸出端輸出的電壓將無法輸入至該CMOS時鐘電路50’的供電端及該CMOS存儲電路70’的供電端，此時該CMOS中的數據將被清除，其中的時鐘數據也被清除。

發明內容

鑒于以上內容，有必要提供一種用于清除CMOS設置時能夠保存主機板上CMOS時鐘數據的CMOS電源控制電路。

一種CMOS電源控制電路，用于清除CMOS設置時能夠保存CMOS時鐘數據，其包括一CMOS時鐘電路、一CMOS存儲電路及一開關元件，所述開關元件一端具有一節點，所述節點通過一電阻分別連接所述CMOS時鐘電路及一電源電路，所述節點還連接所述CMOS存儲電路，所述開關元件另一端接地。

相較于現有技術，本實用新型CMOS電源控制電路的開關元件閉合時，所述CMOS存儲電路接地，清除了CMOS存儲電路中保存的數據，時鐘電路仍處于電源供應狀態，而使所述CMOS時鐘電路的數據能夠保存。

附圖說明

圖1是現有技術中用于清除CMOS設置的電路圖。

圖2是本實用新型CMOS電源控制電路較佳實施例的電路圖。

具體實施方式

請參閱圖2，本實用新型CMOS電源控制電路的較佳實施方式包括一CMOS電路20、一第一電阻R1、一第二電阻R2及一開關元件。該CMOS電路20包括一CMOS時鐘電路50及一CMOS存儲電路70，該CMOS電路20集成于一南橋芯片中。該CMOS時鐘電路50主要用于運行及存儲電腦系統的時鐘數據，該CMOS存儲電路70主要用于存儲電腦系統中的各種配置及數據。在本實施方式中，該開關元件為一跳線開關30。

該跳線開關30具有三個針腳，分別為針腳1、2、3，在正常情況下，即不清除CMOS設置時，將該跳線開關30的針腳1和針腳2短接，則該跳線開關30處于斷開狀態。

一電源電路10的輸出端通過該第一電阻R1分別與一第一電容C1及一第二電容C2的一端相連，該第一電容C1及該第二電容C2的另一端分別接地。該電源電路10的輸出端通過該第一電阻R1與該CMOS時鐘電路50的供電端相連，該CMOS時鐘電路50的供電端通過該第二電容C2接地。該電源電路10的輸出端通過該第一電阻R1及該第二電阻R2與該跳線開關30的針腳2相連，該跳線開關30的針腳3接地。該跳線開關30的針腳2還與該CMOS存儲電路70的供電端相連。該CMOS存儲電路70的供電端通過一第三電容C3接地。該CMOS時鐘電路50與該跳線開關30之間串聯該第二電阻R2。