[發明專利]非易失性存儲器件及其操作和制造方法

無效

• 申請號: 200610171716.3
• 申請日: 2006-12-19
• 公開（公告）號: CN101060129A
• 公開（公告）日: 2007-10-24
• 發明（設計）人: 樸允童;李明宰;金東徹;安承彥
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/24
• 分類號: H01L27/24;H01L21/822;G11C16/02;G11C16/10
• 代理公司: 北京市柳沈律師事務所
• 代理人: 陶鳳波

技術領域

本發明涉及一種半導體器件，更具體而言，涉及一種采用電阻節點(resistive?node)的非易失性存儲器件及其操作和制造方法。

背景技術

諸如相變RAM(PRAM)器件或電阻RAM(RRAM)器件的非易失性存儲器件通過改變電阻節點的電阻而工作。隨著半導體制造對數據容量的要求的提高，要求非易失性存儲器件具有更高的集成度和操作位。例如，多位非易失性存儲器件逐漸變得具有必要性。

同時，除了大容量外，非易失性存儲器件還必須實現高速運行，因為需要更快的數據處理速度處理額外的數據。例如，可以通過塊(block)擦除法或閃速擦除法提高閃速存儲器件的運行速度。

非易失性存儲器件的集成度的提高還使人們致力于其工作電流的降低。但是，采用電阻節點的非易失性存儲器件需要比較高的工作電流。工作電流的降低可能影響電阻節點的可變電阻。因此，常規非易失性存儲器件在降低工作電流方面存在局限。

例如，PRAM利用由電阻器的晶態變化引起的電阻變化存儲數據。但是，需要高電流密度改變PRAM器件的晶態，其限制了最低工作電流。高工作電流將引起短溝道效應，由此阻礙了PRAM集成度的提高。因此，人們已經開始嘗試通過降低相變電阻器的晶態變化區的尺寸以低工作電流獲得高電流密度。

發明內容

本發明提供了一種非易失性存儲器件，其要求的工作電流低，并且實現了高集成度和高速度。

本發明還提供了一種實現非易失性存儲器件的高速運行的方法。

本發明還提供了一種經濟地制造非易失性存儲器件的方法。

根據本發明的一方面，提供了一種非易失性存儲器件，其包括：半導體襯底；形成于所述半導體襯底的表面上的多個電阻層，其存儲可變電阻狀態；多個掩埋電極，其形成于位于所述多個電阻層之下的半導體襯底部分上，并分別連接至所述多個電阻層；多個溝道區，其形成于所述半導體襯底的表面上，并使相鄰的所述電阻層相互連接，但不連接下部電極；形成于所述半導體襯底的所述溝道區上的柵極絕緣層；以及柵電極，其形成于所述柵極絕緣層上并在所述多個電阻層之上延伸。

第一和第二電阻層可以由電阻狀態根據提供至所述第一和第二電阻層的兩端的電壓而變化的材料構成。此外，所述第一和第二電阻層每者均由從下述集合中選出的至少一種材料構成：Nb₂O₅、摻雜了Cr的SrTiO₃、ZrOx、GST(GeSb_xTe_y)、NiO、ZnO、TiO₂和HfO。

可以將位于所述半導體襯底上的多條位線分別連接至所述多個掩埋電極。

根據本發明的另一方面，一種非易失性存儲器件包括作為多個層疊置的多個單位層結構。所述多個單位層結構中的每一個包括：半導體襯底；形成于所述半導體襯底的表面上的多個電阻層，其存儲可變電阻狀態；多個掩埋電極，其形成于位于所述多個電阻層之下的半導體襯底部分上，并分別連接至所述多個電阻層；多個溝道區，其形成于所述半導體襯底的表面上，并使相鄰的所述電阻層相互連接，但不連接下部電極；形成于所述半導體襯底的所述溝道區上的柵極絕緣層；以及柵電極，其形成于所述柵極絕緣層上并在所述多個電阻層之上延伸。

根據本發明的又一方面，提供了一種包括按矩陣排列的多個單位單元的非易失性存儲器件。所述單位單元每者均包括：包括柵極、源極和漏極的控制器件以及第一電阻節點，所述第一電阻節點的一端連接至一所述控制器件的源極，所述第一電阻節點存儲可變電阻狀態。此外，所述多個單位單元每者均包括第二電阻節點，所述第二電阻節點的一端連接至一所述控制元件的漏極，所述第二電阻節點存儲可變電阻狀態。將按多個行排列的多條字線分別公共連接至來自所述多個單位單元的位于每一行內的所述單位單元的所述控制器件的所述柵極。并且將按多個列排列多條位線分別公共連接至位于所述多個單位單元的兩個相鄰列中的成對的相鄰的第一電阻節點和第二電阻節點的另一端。

根據本發明的又一方面，提供了一種操作所述非易失性存儲器件的方法。在寫入時，向所述多個電阻層中的兩個相鄰電阻層內存儲數據。在閃速擦除時，同時擦除存儲在所述多個電阻層中的預定數量的電阻層內的數據。

在這種情況下，所述閃速擦除包括：向所述柵電極施加導通電壓；以及向連接至兩個電阻層的掩埋電極之間施加擦除電壓，所述兩個電阻層位于所述預定數量的電阻層的兩個邊緣處。