[發明專利]設置于半導體裝置中的焊墊結構與相關方法

有效

• 申請號: 200610171229.7
• 申請日: 2006-12-21
• 公開（公告）號: CN101207098A
• 公開（公告）日: 2008-06-25
• 發明（設計）人: 柯明道;蕭淵文;曾玉光
• 申請（專利權）人: 智原科技股份有限公司
• 主分類號: H01L23/482
• 分類號: H01L23/482;H01L21/60
• 代理公司: 北京市柳沈律師事務所
• 代理人: 陶鳳波

技術領域

本發明涉及半導體裝置中的焊墊，尤指一種可降低引線與基底間的等效電容值的焊墊結構。

背景技術

晶片是現今各種電子裝置中極常見的組成元件之一。一般而言，晶片上必須設置有穩固的焊墊(Bonding?pad)，讓外部的引線(Bonding?wire)可以通過焊墊電連接至晶片的核心電路。經由焊墊，晶片中的核心電路可將輸出信號傳送至外部電路，或接收外部電路傳送來的輸入信號。而在公知的半導體工藝當中，為了避免剝離效應(Peel-off?effect)的發生，并確保焊墊的可靠度(Reliability)，一般使用多個層金屬層來作為焊墊的主要結構。

然而，對于公知的焊墊結構而言，每兩個相鄰的金屬層間都會存在寄生電容(Parasitic?capacitance)，最下方的金屬層與晶片的基底(Substrate)間也會存在寄生電容，整體來看，該些寄生電容相當于將引線連接至基底的等效電容。由于引線與基底間存在等效電容，在外部電路通過引線及焊墊將信號傳送至核心電路的過程中，或是在核心電路通過焊墊及引線將信號傳送至外部電路的過程中，信號都會因焊墊的等效電容而散逸(Loss)至基底。此外，焊墊的等效電容也會降低焊墊對于基底的噪聲抗擾性(Noise?immunity)，而導致噪聲指數(Noise?figure)的增加。這些負面的效應都會降低晶片的整體效能，特別是對于高速應用電路的晶片而言，晶片效能降低的情形會更加的明顯。

發明內容

因此，本發明的目的之一，在于提供一種可降低引線與基底間的等效電容值的焊墊結構，以解決公知技術所面臨的問題。

本發明的實施例揭露一種設置于半導體裝置中的焊墊結構。該半導體裝置包含有基底，該焊墊結構包含有連接結構以及電感結構。該連接結構容許引線連接于其上。該電感結構耦合于該連接結構，用以降低該引線與該基底間的等效電容值。

附圖說明

圖1、3和4為本發明的焊墊結構的實施例示意圖。

圖2為圖1的焊墊結構的等效電路圖。

附圖標記說明

100、300、400半導體裝置

110、310、410基底

120、320、420焊墊結構

140、340、341、440、441、442、443連接結構

160、360、460電感結構

C_pad、C_para??等效電容

L等效電感

M3、M4、M5、M6、M7、M8金屬層

具體實施方式

圖1為本發明實施例的焊墊結構的示意圖。本實施例的焊墊結構120設置于半導體裝置100中，用來將引線50電連接至半導體裝置100中的核心電路(未繪示)。其中，半導體裝置100包含有基底110，焊墊結構120則包含有連接結構140以及電感結構160。

連接結構140用來連接引線50與該核心電路，以容許電信號經由連接結構140傳送于引線50與該核心電路之間。在本實施例中，連接結構140共包含有三層金屬層M6～M8，其中，金屬層M6與M7通過一個或多個導孔(Via)相互連接、金屬層M7與M8通過一個或多個導孔相互連接、金屬層M8則可容許引線50連接于其上表面。

電感結構160耦合于連接結構140，用來降低引線50與基底110間的等效電容值(Effective?capacitance)C_eff。在本實施例中，電感結構160共包含有三層金屬層M3～M5，其中，每一金屬層都形成線圈結構(Coil?structure)，而金屬層M3所形成的線圈結構通過導孔連接至基底110，以及通過另一導孔連接至金屬層M4所形成的線圈結構，金屬層M4所形成的線圈結構則通過導孔連接至金屬層M5所形成的線圈結構。

此外，焊墊結構120中各金屬層間的空隙，以及電感結構160中各層線圈結構內的空隙，則可由介電材質(Dielectric?material)來加以填補。

圖2為焊墊結構120的等效電路圖，其中，C_pad為引線50與金屬層M5間的等效電容，L為金屬層M5與基底110間的等效電感，C_para則為金屬層M5與基底110間的寄生電容，基底110在圖2中以接地符號表示。整體來看，引線50與基底110之間的等效電容值C_eff如以下方程式所示：