[發明專利]1.0微米高壓CMOS制造工藝

無效

• 申請號: 200610148732.0
• 申請日: 2006-12-30
• 公開（公告）號: CN101211851A
• 公開（公告）日: 2008-07-02
• 發明（設計）人: 梁博
• 申請（專利權）人: 上海先進半導體制造股份有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238
• 代理公司: 上海專利商標事務所有限公司
• 代理人: 陸嘉

技術領域：

本發明涉及CMOS制造工藝，更具體地說，設計一種1.0微米的高壓CMOS制造工藝，其可在低壓下進行信號處理，而輸出端可在40V/20V的高壓下工作。

背景技術：

大規模集成電路集成度的增加，和對于復雜信號處理的集成電路的低功率的要求，使得集成電路的電源電壓不斷減小。低壓CMOS電路運行速度快，功耗小，集成度大，但不能適于高電壓的工作環境。當電信號的處理包括高電壓和/或大電流時，根據輸出功率的不同，可以有不同的解決方法。

對于大功率的系統，比如交流馬達的控制系統，工廠的自動化系統，通常都包括大功率高壓分立器件，高壓集成電路和標準的低壓集成電路。對于輸出功率較小的情況，比如超聲波發生器的驅動，液晶顯示器的驅動，通訊電路，較小的直流馬達的控制，噴墨打印機等，高壓電路完全可以通過專門的技術與低壓電路整合到一起。對于上述這些應用，通常都是在低壓電路部分進行信號處理，而運算結果則通過高壓電路部分輸出。

于是就需要一種可以將高壓電路與低壓電路整合到一起的CMOS工藝從而可以根據輸出功率采用不同解決方案并且節約生產生本的CMOS工藝。

發明內容

本發明的目的是提供一種可以將高壓電路與低壓電路整合到一起從而可以根據不同的輸出功率采用不同解決方案并且節約生產成本的CMOS工藝。

根據本發明，提供一種1.0微米高壓CMOS制造工藝，包括普通CMOS制造工藝，還包括：一BN層制造步驟，該BN層通過與周圍的N阱、P阱相連而使與P型襯底隔離開來，所述隔離的P阱作為HVPMOS的漏區的高壓擴展層；一柵層制造步驟，通過兩次柵氧分別實現LVMOS和HVMOS所要求的柵氧厚度，使之既保持LVMOS的特性，又使HVMOS的柵極可以工作在高壓；調整外延層的厚度和摻雜濃度以及N阱和P阱的結深和摻雜濃度使HVNMOS和HVPMOS的漏極都工作在高壓。

根據本發明的一實施例，只通過一次Blank?Vt注入從而同時調節LVMOS和HVMOS的Vt。

根據本發明的一實施例，HVMOS的柵極工作在20V，而所述HVNMOS和HVPMOS的漏極工作在40V。

根據本發明的一實施例，包括如下的具體工藝步驟：BN層制造步驟；雙阱制造步驟；場氧隔離區制造步驟；柵層制造步驟；NLDD注入步驟；PS?Spacer形成步驟；NMOS/PMOS源漏極注入步驟；BPSG淀積和致密化步驟；接觸孔光刻和刻蝕步驟；金屬布線和鈍化層制造步驟。

在上述的工藝步驟中，所述BN層制造步驟包括：P型襯底、Pad氧化、氮化硅淀積、BN光刻、氮化硅刻蝕、BN注入、BN推進、BP注入、氧化層全拋、外延生長。

在上述的工藝步驟中，所述雙阱制造步驟包括在外延上通過光刻定義，離子注入和熱推進實現N/P阱結構，且N阱與BN層相連接，實現對P阱的隔離。

采用本發明的技術方案，本發明所揭示的CMOS工藝可以很好地將高壓電路與低壓電路整合到一起，使得輸出端可以在40V/20V的高壓下工作并且節約了生產的成本。

附圖說明

本發明的上述的以及其他的特征、性質和優勢將通過下面結合附圖對實施例的描述而變得更加明顯，附圖中相同的附圖標記始終表示相同的特征，其中，

圖1是根據本發明的一實施例的制造工藝中BN層制作的流程圖；

圖2是根據本發明的一實施例的制造工藝制造的BN層制作后的結構圖；

圖3是根據本發明的一實施例的制造工藝中雙阱制作的流程圖；

圖4是根據本發明的一實施例的制造工藝中N阱和P阱雙阱形成后的結構圖；

圖5是根據本發明的一實施例的制造工藝中場氧隔離區制作的流程圖；

圖6是根據本發明的一實施例的制造工藝中形成場氧隔離區后的結構圖；

圖7是根據本發明的一實施例的制造工藝中經柵的制作后得到的結構圖；

圖8是根據本發明的制造工藝得到的器件不對稱HVNMOS的結構示意圖；

圖9是根據本發明的制造工藝得到的器件不對稱HVPMOS的結構示意圖；

圖10是根據本發明的制造工藝得到的器件絕緣HVNMOS的結構示意圖。

具體實施方式

下面結合附圖和實施例進一步說明本發明的技術方案。

工藝流程描述

本發明的目的是提供一種可以將高壓電路與低壓電路整合到一起從而可以根據不同的輸出功率采用不同解決方案并且節約生產成本的CMOS工藝。其包括普通CMOS制造工藝，還包括下列的步驟：