[發明專利]一種內存芯片級封裝導線架

無效

• 申請號: 200610104368.8
• 申請日: 2006-08-10
• 公開（公告）號: CN101123237A
• 公開（公告）日: 2008-02-13
• 發明（設計）人: 張弘立;何思學;黃啟芳
• 申請（專利權）人: 泰特科技股份有限公司
• 主分類號: H01L23/495
• 分類號: H01L23/495
• 代理公司: 北京挺立專利事務所
• 代理人: 皋吉甫

技術領域

本發明涉及芯片級封裝的導線架，尤其指一種內存芯片的芯片級封裝導線架。

背景技術

由于各種電子產品日趨復雜與輕薄短小，為了配合這種趨勢，芯片的封裝也開始廣泛采用所謂的芯片尺寸封裝或芯片級封裝(chip?scale?package，CSP)。根據EIA(Electronic?Industries?Association)的IPC(Interconnecting?andPackaging?electronic?Circuit)定義，芯片級封裝是指封裝后封膠體的面積小于1.2倍的芯片尺寸，并可直接利用表面黏著技術加工的封裝(direct?surfacemountable)。

芯片級封裝有多種形式，其中所謂導線架型(leadframe-based)芯片級封裝，是以導線架為芯片的支撐，非常適合高頻(在400MHz以上)、低腳數(100以下)的應用，像是手機的通訊芯片、數字信號處理芯片、以及內存芯片等。此外，導線架型芯片級封裝所采用的制程與材料也與傳統的封裝技術非常類似或相同，所以在良率與成本上也有優勢。

隨著中央處理器的運算速度越來越高，相對的內存芯片的處理速度也跟著要求越來越高。在這種趨勢之下，用于內存芯片級封裝的導線架卻多還保持傳統的形式，因而有以下的一些缺點。首先，傳統的內存芯片級封裝導線架對于提供內存芯片電力的V_DD引腳與提供接地的V_SS引腳的處理，和其它的引腳沒有什么不同。通常V_DD引腳、V_SS引腳、以及其它引腳的外部引腳是一起安排在導線架相對的兩側，而且所有這些引腳的間距(gap)都是相同的。這使得封裝過程中稍有不慎，就可能造成V_DD引腳或V_SS引腳與其它引腳的短路，使得封裝制程的良率下降。

此外，內存芯片的處理速度越高，所需要的功率也通常越大。但是在傳統的內存芯片級封裝導線架里，V_DD引腳與V_SS引腳的內部引腳的線徑(pitch)以及銜接外部電路的外部引腳的面積也和其它引腳一樣，這意味著傳統的內存芯片級封裝導線架所能承受、提供的功率受到一定的限制。因此，要推動內存芯片以更高速運轉，導線架的V_DD引腳與V_SS引腳必須有不同的設計。

發明內容

鑒于上述問題，本發明提出一種內存芯片級封裝的導線架，以提供高速內存芯片運作所需的更大功率，更能提高內存芯片封裝制程的良率。

本發明所提出的導線架最主要特征是至少有一對V_DD引腳與一對V_SS引腳的外部引腳分別位于該導線架平行相對的第一、第三側，其它引腳的外部引腳則全部或多數分別位于該導線架平行相對的第二、第四側。這里所稱的第一、二、三、四側是沿著導線架的邊緣以順時針方向的順序加以編號的。通過將V_DD引腳與V_SS引腳的位置、間距和其它全部或多數引腳進行區別處理，以提供更大的接觸面積與間距。該V_DD與該V_SS引腳的外部引腳尺寸至少為0.4×1.15mm，或其面積為其它引腳的外部引腳的至少1.8倍；該V_DD與該V_SS引腳的外部引腳與其相鄰外部引腳的間距至少為1.0mm，或為其它引腳相鄰外部引腳間距的至少2倍。

該對V_DD引腳與該對V_SS引腳的內部引腳分別連通形成與該第一、第三側相垂直的兩條線段。其它引腳的內部引腳分別位于該兩條線段與該第二、第四側之間。

本發明所提出的導線架可以進一步包括一個第二V_DD引腳與一個第二V_SS引腳，其外部引腳分別位于該第二、第四側，其內部引腳則分別與該兩條線段連通。該第二V_DD、V_SS引腳的內部引腳的線徑為其它引腳的至少2.5倍。

與現有技術相比，本發明具有以下優點：

本發明提出一種內存芯片級封裝的導線架，其通過將V_DD引腳與V_SS引腳和其它全部或多數的引腳予以分離，使導線架的V_DD引腳與V_SS引腳的外部引腳可以具有更大的面積與間距，從而為高速內存芯片提供運作所需的更大功率，同時能進一步提高內存芯片封裝制程的良率。

附圖說明