[發(fā)明專利]一種高擊穿電壓絕緣體上硅器件結(jié)構(gòu)及其制備方法

無效

• 申請(qǐng)?zhí)枺?/td>: 200610104117.X
• 申請(qǐng)日: 2006-07-31
• 公開（公告）號(hào): CN101118924A
• 公開（公告）日: 2008-02-06
• 發(fā)明（設(shè)計(jì)）人: 畢津順;吳俊峰;海潮和;韓鄭生
• 申請(qǐng)（專利權(quán)）人: 中國科學(xué)院微電子研究所
• 主分類號(hào): H01L29/78
• 分類號(hào): H01L29/78;H01L27/12;H01L21/84;H01L21/336
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司
• 代理人: 周國城

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體器件及制備技術(shù)領(lǐng)域，尤其涉及一種高擊穿電壓絕緣體上硅(Silicon-On-Insulator，SOI)器件結(jié)構(gòu)及其制備方法。

背景技術(shù)

如圖1所示，圖1為現(xiàn)有技術(shù)中SOI結(jié)構(gòu)的示意圖，該SOI結(jié)構(gòu)包括頂層硅膜(1)、氧化物埋層(2)和硅襯底(3)。其中，在頂層硅膜(1)中可以形成有源器件，為有源器件區(qū)。氧化物埋層(2)用于將硅襯底(3)和頂層硅膜(1)電學(xué)隔離。

SOI器件相對(duì)于體硅器件而言，由于埋氧層的引入，可以減小結(jié)電容和漏電流，提高開關(guān)速度，降低功耗，實(shí)現(xiàn)高速、低功耗運(yùn)行，所以在半導(dǎo)體器件及制備技術(shù)領(lǐng)域中SOI器件具有廣泛的應(yīng)用。

最初SOI器件主要應(yīng)用于空間領(lǐng)域，現(xiàn)在更多的目光則逐漸集中到高速、低壓、低功耗的商用領(lǐng)域。然而，由于在SOI浮體器件中存在浮體效應(yīng)和在體接觸器件中存在體電阻過大的問題，使得SOI器件的擊穿電壓較低。因此，提高SOI器件的擊穿電壓是非常有必要的。

在部分耗盡SOI器件中，通常進(jìn)行兩次溝道雜質(zhì)注入。第一次為低能量和低劑量的溝道雜質(zhì)注入，用于調(diào)節(jié)前柵溝道閾值電壓；第二次為高能量和高劑量的溝道雜質(zhì)注入，用于控制背柵溝道閾值電壓，從而抑制背柵溝道漏電問題。

通常情況下，背柵溝道雜質(zhì)濃度通常比前柵溝道雜質(zhì)濃度高出一個(gè)數(shù)量級(jí)以上。然而，高濃度的背柵溝道雜質(zhì)使得SOI器件的擊穿電壓進(jìn)一步大幅度降低。

因此，如何有效提高SOI器件的擊穿電壓，同時(shí)不明顯增大SOI器件背柵溝道漏電流，保持SOI器件良好的背柵特性，是目前急需解決的重要問題。

發(fā)明內(nèi)容

(一)要解決的技術(shù)問題

有鑒于此，本發(fā)明的一個(gè)目的在于提供一種高擊穿電壓SOI器件結(jié)構(gòu)，以提高SOI器件的擊穿電壓，同時(shí)不明顯增大SOI器件背柵溝道漏電流，保持SOI器件良好的背柵特性。

本發(fā)明的另一個(gè)目的在于提供一種高擊穿電壓SOI器件結(jié)構(gòu)的制備方法，以提高SOI器件的擊穿電壓，同時(shí)不明顯增大SOI器件背柵溝道漏電流，保持SOI器件良好的背柵特性。

(二)技術(shù)方案

為達(dá)到上述目的，本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的：

一種高擊穿電壓絕緣體上硅SOI器件結(jié)構(gòu)，該SOI器件結(jié)構(gòu)包括：SOI襯底(3)，埋氧層(2)，形成在SOI頂層硅膜(1)內(nèi)的晶體管，所述晶體管包括柵電極(30)，柵氧化層(31)，漏電極(10)，源電極(50)背柵溝道(60)，以及位于漏電極(10)與源電極(50)之間且位于背柵溝道(60)兩側(cè)的體區(qū)(53)。

所述體區(qū)(53)在位于源電極(50)與背柵溝道(60)之間區(qū)域雜質(zhì)的濃度高于位于漏電極(10)與背柵溝道(60)之間區(qū)域雜質(zhì)的濃度。

所述SOI器件結(jié)構(gòu)為浮體結(jié)構(gòu)，或?yàn)轶w接觸結(jié)構(gòu)，所述體接觸結(jié)構(gòu)采用T型柵或H型柵。

一種高擊穿電壓SOI器件結(jié)構(gòu)的制備方法，該方法包括：采用標(biāo)準(zhǔn)的緣體上硅互補(bǔ)金屬-氧化物-半導(dǎo)體SOI?CMOS流片工藝，在預(yù)柵氧、光刻工藝步驟后，在漏電極(10)與背柵溝道(60)之間區(qū)域之上增加版圖(40)，阻擋雜質(zhì)注入漏電極(10)與背柵溝道(60)之間區(qū)域，并采用分步注入法對(duì)SOI器件溝道進(jìn)行雜質(zhì)注入，生成高擊穿電壓的SOI器件結(jié)構(gòu)。

所述分步注入法是先進(jìn)行低濃度的淺注入，再進(jìn)行高濃度的深注入。

所述高濃度深注入的注入峰值深度位于背柵溝道，所述低濃度淺注入的注入峰值深度位于前柵溝道。

對(duì)于NMOS器件，所述低濃度淺注入注入的為BF₂離子，所述高濃度深注入注入的為B離子。

對(duì)于PMOS器件，所述低濃度淺注入和高濃度深注入注入的均為P離子。

在采用分步注入法對(duì)SOI器件溝道進(jìn)行雜質(zhì)注入時(shí)，該方法進(jìn)一步包括：采用臺(tái)面隔離MESA，淺槽隔離STI或局部硅氧化隔離LOCOS隔離技術(shù)，電學(xué)隔離SOI器件的不同體區(qū)。當(dāng)采用STI或LOCOS隔離技術(shù)時(shí)，所述SOI器件的氧化物埋層與場氧相接觸。

(三)有益效果

從上述技術(shù)方案可以看出，本發(fā)明具有以下有益效果：