[發明專利]多階式柵極結構及其制備方法無效
| 申請號: | 200610072682.2 | 申請日: | 2006-04-07 |
| 公開(公告)號: | CN101051650A | 公開(公告)日: | 2007-10-10 |
| 發明(設計)人: | 王廷熏 | 申請(專利權)人: | 茂德科技股份有限公司 |
| 主分類號: | H01L29/423 | 分類號: | H01L29/423;H01L29/78;H01L21/28;H01L21/336 |
| 代理公司: | 北京連和連知識產權代理有限公司 | 代理人: | 薛平 |
| 地址: | 臺灣省新竹市科*** | 國省代碼: | 中國臺灣;71 |
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| 摘要: | |||
| 搜索關鍵詞: | 多階式 柵極 結構 及其 制備 方法 | ||
技術領域
本發明涉及一種多階式柵極結構及其制備方法,特別是涉及一種通過半導體基板的多層階梯結構增加晶體管的載流子通道長度的多階式柵極結構及其制備方法。
背景技術
圖1為公知的金屬氧化物半導體場效應晶體管10(Metal-Oxide-SemiconductorField?Effect?Transistor,MOSFET)。該晶體管10主要是由柵極20(由半導體基板12、柵氧化層14及金屬導電層16構成)與兩個設置于該柵極20兩側的半導體基板12內的摻雜區18(作為晶體管的漏極與源極)構成。另外,該晶體管10還包含設置在該柵極20側壁的氮化硅間隙壁22,用來電氣隔離該柵極20。
雖然圖1所示的晶體管10已被廣泛地使用于集成電路之中,但是隨著半導體技術的集成度不斷提高、元件尺寸不斷縮小,傳統晶體管10的尺寸及載流子通道長度也相對地縮小,導致上述兩個摻雜區18與一個設置在該柵極20下方的載流子通道24相互作用而影響該柵極20對該載流子通道24的開關控制能力,亦即導致所謂短通道效應(short?channel?effect)。
發明內容
本發明之目的是提供一種通過半導體基板多層階梯結構增加晶體管載流子通道長度的多階式柵極結構及其制備方法,也可通過控制該多層階梯結構的各階梯表面的柵氧化層厚度及各階梯下方的半導體基板內的摻質濃度與種類調整該多階式柵極結構的啟始電壓。
為達成上述目的,本發明提出一種多階式柵極結構,其包含具有多層階梯結構的半導體基板、設置于該多層階梯結構上的柵氧化層以及設置在該柵氧化層上的導電層。較佳地,該多層階梯結構各階梯表面的柵氧化層厚度不相同。此外,該多階式柵極結構還包含多個摻雜濃度不同的摻雜區,設置在該多層階梯結構下方的半導體基板中。
根據上述目的,本發明提出一種多階式柵極結構的制備方法,其特征是包含提供半導體基板;形成多層階梯結構在該半導體基板上,該多層階梯結構的各階梯表面的柵氧化層厚度不相同;進行熱氧化工藝以形成柵氧化層在該多層階梯結構上以及進行沉積工藝以形成導電層在該柵氧化層上。形成多層階梯結構在該半導體基板上包含形成遮罩層在該半導體基板上以覆蓋預定區域的半導體基板,再利用該遮罩層為蝕刻遮罩,蝕刻該半導體基板以形成第一凹部。之后,利用沉積及蝕刻工藝以形成第一間隙壁在該第一凹部的側壁,再利用該遮罩層及該第一間隙壁為蝕刻遮罩,蝕刻該半導體基板以形成第二凹部。
此外,形成多層階梯結構在該半導體基板上可另外包含進行多次摻雜工藝,將摻質注入該多層階梯結構下方的半導體基板中,其中該多次摻雜工藝的摻雜劑量及摻質種類可不相同。申言之,該多次摻雜工藝的摻質為含氮摻質,其選自氮離子、氮氣離子、氧化亞氮離子及氧化氮離子組成的群,可抑制后續熱氧化工藝的反應速率,亦即控制該柵氧化層的厚度。此外,該多次摻雜工藝的摻質是含硼摻質或含磷摻質,可調整該多階式柵極結構的啟始電壓。
與公知技術的載流子通道的采用水平結構且其長度僅約略等于該柵極的寬度相比較,本發明多階式柵極結構的載流子通道采用多層階梯結構且其整體長度為該多層階梯結構的寬度(W)及高度(H)的總和,顯然比公知技術具有較長的載流子通道長度,可有效解決短通道效應。再者,本發明可通過在該多層階梯結構的制備過程中進行多次具有不同摻質及摻雜劑量的摻雜工藝,可控制該柵氧化層的厚度及該多階式柵極結構的啟始電壓(Vth),進而控制晶體管的效能。
附圖說明
圖1為公知的金屬氧化物半導體場效應晶體管;
圖2至圖8為本發明多階式柵極結構的制備方法;以及
圖9至圖12為本發明另一實施例的多層階梯結構的制備方法。
主要元件標記說明
10?????晶體管????????????????????12?????半導體基板
14?????柵氧化層??????????????????16?????導電層
18?????摻雜區????????????????????20?????柵極
22?????間隙壁????????????????????24?????載流子通道
30?????多階式柵極結構????????????32?????半導體基板
34?????屏蔽層????????????????????34′???屏蔽層
36A????第一凹部??????????????????38A????摻雜區
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