[發(fā)明專利]具有不同側(cè)壁間隔壁寬度的CMOS器件制造方法

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 200610030813.0
• 申請(qǐng)日: 2006-09-04
• 公開（公告）號(hào): CN101140907A
• 公開（公告）日: 2008-03-12
• 發(fā)明（設(shè)計(jì)）人: 何德飚;蔡孟峰
• 申請(qǐng)（專利權(quán)）人: 中芯國(guó)際集成電路制造（上海）有限公司
• 主分類號(hào): H01L21/8238
• 分類號(hào): H01L21/8238
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司
• 代理人: 逯長(zhǎng)明

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種具有不同側(cè)壁間隔壁(offset?spacer)寬度的CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)器件的制造方法。

背景技術(shù)

隨著半導(dǎo)體制造技術(shù)的飛速發(fā)展，半導(dǎo)體器件為了達(dá)到更快的運(yùn)算速度、更大的數(shù)據(jù)存儲(chǔ)量以及更多的功能，半導(dǎo)體晶片朝向更高的元件密度、高集成度方向發(fā)展，CMOS器件的柵極特征尺寸已經(jīng)進(jìn)入深亞微米階段，柵極長(zhǎng)度變得越來(lái)越細(xì)且長(zhǎng)度變得較以往更短。目前采用輕摻雜漏極(LDD)結(jié)構(gòu)(通常稱為延伸摻雜)以及使源/漏結(jié)區(qū)變淺來(lái)避免短溝效應(yīng)。但是，由于輕摻雜區(qū)和結(jié)區(qū)的變淺，源極和漏極延伸部分的電阻急劇增加，導(dǎo)致更低的驅(qū)動(dòng)能力和更差的性能一致性。

目前的工藝在源區(qū)和漏區(qū)離子注入之前，NMOS晶體管和PMOS晶體管形成相同尺寸的側(cè)壁間隔壁。申請(qǐng)?zhí)枮?00510093507.7的中國(guó)專利申請(qǐng)揭示了一種半導(dǎo)體器件及其制造方法，該方法在NMOS和PMOS的柵極兩側(cè)形成相同尺寸的側(cè)壁間隔壁。圖1至圖4為說(shuō)明現(xiàn)有CMOS器件制造方法的剖面圖。如圖所示，NMOS晶體管101和PMOS晶體管102由淺溝槽105(STI)隔離，在半導(dǎo)體襯底11上分別刻蝕出柵極130和104后，先形成輕摻雜延伸區(qū)域106和107，如圖1所示；然后在襯底110上淀積氮化硅層116，如圖2所示；刻蝕上述氮化硅層116得到NMOS晶體管101的側(cè)壁間隔壁117和PMOS晶體管102的側(cè)壁間隔壁127，間隔壁117和127具有相同的尺寸，如圖3所示；隨后進(jìn)行N型注入19，摻雜NMOS晶體管101以形成NMOS晶體管的源/漏極區(qū)118；進(jìn)行P型注入20，摻雜PMOS晶體管以形成PMOS晶體管的源/漏極區(qū)128。由于間隔壁117和127的尺寸相同，延伸部分即輕摻雜區(qū)106和107的長(zhǎng)度也相同，因此由源/漏區(qū)118和延伸部分106決定的NMOS晶體管的溝道長(zhǎng)度，與由源/漏區(qū)128和延伸部分107決定的PMOS晶體管的溝道長(zhǎng)度是相同的。然而，對(duì)于深亞微米器件，由于PMOS晶體管的源/漏區(qū)和輕摻雜區(qū)的摻雜劑(例如硼)比NMOS晶體管的源/漏區(qū)和輕摻雜區(qū)的摻雜劑(例如磷或砷)具有更快的擴(kuò)散速率，因此，在同一個(gè)襯底110上，實(shí)際NMOS晶體管和PMOS晶體管的溝道長(zhǎng)度不同，PMOS晶體管的溝道有效長(zhǎng)度比NMOS晶體管的溝道有效長(zhǎng)度要短。這會(huì)導(dǎo)致NMOS和PMOS的閾值電壓、驅(qū)動(dòng)電流以及飽和漏電流的差異，使CMOS器件性能例如對(duì)稱性和一致性下降。

發(fā)明內(nèi)容

因此，本發(fā)明的目的在于提供一種具有不同側(cè)壁間隔壁寬度的CMOS器件制造方法，以解決現(xiàn)有技術(shù)中存在的問(wèn)題。

為達(dá)到上述目的，本發(fā)明提供的一種具有不同側(cè)壁間隔壁寬度的CMOS器件制造方法，包括：提供一半導(dǎo)體襯底；在所述襯底上形成第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)；在具有所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)的襯底上淀積側(cè)壁間隔壁材料層；刻蝕覆蓋所述第一柵極結(jié)構(gòu)的所述側(cè)壁間隔壁材料層，同時(shí)利用掩膜保護(hù)覆蓋所述第二柵極結(jié)構(gòu)的所述側(cè)壁間隔壁材料層；刻蝕所述側(cè)壁間隔壁材料層以在所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)兩側(cè)形成側(cè)壁間隔壁；執(zhí)行雜質(zhì)離子注入工藝以形成源極區(qū)和漏極區(qū)。

所述第一柵極結(jié)構(gòu)為NMOS晶體管的柵極結(jié)構(gòu)。所述第二柵極結(jié)構(gòu)為PMOS晶體管的柵極結(jié)構(gòu)。所述柵極結(jié)構(gòu)包括柵電極和襯底表面的柵極介質(zhì)層。所述側(cè)壁間隔壁材料層的厚度為200～1200。側(cè)壁間隔壁材料層被刻蝕的厚度為30～150。所述第一柵極結(jié)構(gòu)兩側(cè)的側(cè)壁間隔壁的寬度小于所述第二柵極結(jié)構(gòu)兩側(cè)的側(cè)壁間隔壁的寬度。所述側(cè)壁間隔壁材料層的材質(zhì)為氮化硅(Si₃N₄)、氮化硅(Si₃N₄)之外的含氮材料(SixNy)、氮氧化硅或其組合。所述柵極介質(zhì)層為高介電常數(shù)材料層。所述方法還包括離子注入形成輕摻雜區(qū)的步驟。

本發(fā)明具有相同或相應(yīng)技術(shù)特征的另一種具有不同側(cè)壁間隔壁寬度的CMOS器件制造方法，包括：提供一半導(dǎo)體襯底；在所述襯底上形成第一類型晶體管的柵極結(jié)構(gòu)和第二類型晶體管的柵極結(jié)構(gòu)；在具有所述柵極結(jié)構(gòu)的襯底上淀積側(cè)壁間隔壁材料層；刻蝕覆蓋所述第一類型晶體管的柵極結(jié)構(gòu)的所述側(cè)壁間隔壁材料層，同時(shí)利用掩膜保護(hù)覆蓋所述第二類型晶體管的柵極結(jié)構(gòu)的所述側(cè)壁間隔壁材料層；刻蝕所述側(cè)壁間隔壁材料層以在所述柵極兩側(cè)形成側(cè)壁間隔壁；執(zhí)行雜質(zhì)離子注入工藝以形成源極區(qū)和漏極區(qū)。