[發(fā)明專利]電平轉(zhuǎn)換電路

有效

• 申請?zhí)枺?/td>: 200610029913.1
• 申請日: 2006-08-10
• 公開（公告）號: CN101123430A
• 公開（公告）日: 2008-02-13
• 發(fā)明（設(shè)計(jì)）人: 俞大立
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H03K19/0185
• 分類號: H03K19/0185;H03K19/0175
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司
• 代理人: 逯長明

技術(shù)領(lǐng)域

本發(fā)明涉及電路領(lǐng)域，特別涉及一種低電平到高電平的電平轉(zhuǎn)換電路。

背景技術(shù)

電平轉(zhuǎn)換電路被廣泛應(yīng)用于各種接口電路及輸入輸出單元中來實(shí)現(xiàn)電平的邏輯轉(zhuǎn)換。例如，接口電路的驅(qū)動電壓一般為3.3V或5V，代表邏輯1，而能夠提供的代表邏輯1的高電平電壓為1.2V或2.5V，需要一個(gè)邏輯轉(zhuǎn)換電路來實(shí)現(xiàn)1.2V或2.5V到3.3V或5V的轉(zhuǎn)換，才能驅(qū)動該接口電路而保證其正常工作。專利號為US7030678B1的美國專利公開了一種電平轉(zhuǎn)換電路。圖1即為該電平轉(zhuǎn)換電路電路圖。

如圖1所示，所述電平轉(zhuǎn)換電路包含有第一NMOS晶體管102a和第二NMOS晶體管102b，其中所述第一NMOS晶體管102a的柵極與輸入端100電連接，源極與地線101電連接；所述第二NMOS晶體管102b的柵極通過一反相器與所述輸入端100電連接，源極與地線101電連接，漏極與輸出端120電連接。

所述電平轉(zhuǎn)換電路還包含有第一PMOS晶體管104a和第二PMOS晶體管104b。其中所述第一PMOS晶體管104a柵極與輸出端120電連接，源極與第一高電平例如3.3V或5V電源130電連接，漏極與所述第一NMOS晶體管102a的漏極電連接；所述第二PMOS晶體管104b柵極與所述第一NMOS晶體管102a的漏極電連接，源極與所述第一高電平例如3.3V或5V電源130電連接，漏極與輸出端120電連接。

所述反相器包括第三NMOS晶體管106a和第三PMOS晶體管106b，其中所述第三NMOS晶體管106a源極與地線電連接，漏極與所述第二NMOS晶體管102b柵極電連接，柵極與所述輸入端100電連接；所述第三PMOS晶體管106b源極與第二高電平例如1.2V電源140電連接，漏極與所述第二NMOS晶體管102b柵極電連接，源極與所述輸入端100電連接。

工作時(shí)，當(dāng)輸入端為邏輯低電平0例如接地時(shí)，第一NMOS晶體管102a截止，第三NMOS晶體管106a截止，第三PMOS晶體管106b導(dǎo)通，所述第二高電平電源140與第二NMOS晶體管102b柵極連通，即施加在所述第二NMOS晶體管102b柵極電壓為第二高電平1.2V，此時(shí)，第二NMOS晶體管102b導(dǎo)通，輸出端120與地線101電連接，從而輸入端120為邏輯低電平0。

當(dāng)輸入端100輸入邏輯高電平1為第二高電平1.2V時(shí)，第一NMOS晶體管102a導(dǎo)通，第一NMOS晶體管102a源極與地線101電連接，此時(shí)與所述第一NMOS晶體管102a源極電連接的第二PMOS晶體管104b柵極電壓為0V，該第二PMOS晶體管104b導(dǎo)通，致使輸出端120與所述第一高電平電源連通，從而出入電平為高電平3.3V或5V，從而實(shí)現(xiàn)了由低電平1.2V到高電平3.3V或5V的轉(zhuǎn)換。此時(shí)，輸入端的邏輯高電平經(jīng)反相器后的邏輯低電平施加在第二NMOS晶體管102b柵極上導(dǎo)致第二NMOS晶體管102b截止。

然而該電平轉(zhuǎn)換電路在對低于1.2V的電壓到高電平轉(zhuǎn)換時(shí)，由于輸入電壓較低，使得驅(qū)動電流下降，工作速度下降，甚至出現(xiàn)轉(zhuǎn)換邏輯混亂而不能實(shí)現(xiàn)轉(zhuǎn)換的現(xiàn)象。

發(fā)明內(nèi)容

本發(fā)明提供一種電平轉(zhuǎn)換電路，以解決現(xiàn)有電平轉(zhuǎn)換電路在低輸入電壓時(shí)工作速度較慢的問題。

本發(fā)明提供的一種電平轉(zhuǎn)換電路，包括：

降壓電路；升壓電路；和

與所述降壓電路串連的分壓保護(hù)電路；

其中，

所述降壓電路包括第一NMOS晶體管(202a)和第二NMOS晶體管(202b)；

所述第一NMOS晶體管(202a)與第二NMOS晶體管(202b)源極接地，柵極和輸入端連接；第二NMOS晶體管(202b)柵極通過一反相器連接至所述輸入端，漏極與輸出端連接；

所述升壓電路包括第一PMOS晶體管(204a)和第二PMOS晶體管(204b)；

所述第一PMOS晶體管(204a)源極連至第一高電平電源，漏極與所述第一NMOS晶體管(202a漏極連接，柵極連至輸出端；所述第二PMOS晶體管(204b)源極連至第一高電平電源，漏極連至輸出端，柵極與所述第一NMOS晶體管(202a)漏極連接；

所述第一NMOS晶體管(202a)和第二NMOS晶體管(202b)為薄柵晶體管；

所述反相器包括第三NMOS晶體管(206a)和第三PMOS(206b)晶體管；

所述第三NMOS晶體管(206a)和第三PMOS晶體管(206b)柵極連至輸入端；