[發明專利]降低半導體晶片中的陷阱密度的方法

有效

• 申請號: 200580046141.6
• 申請日: 2005-02-03
• 公開（公告）號: CN101124666A
• 公開（公告）日: 2008-02-13
• 發明（設計）人: 弗朗索瓦·布呂尼耶;維維安·雷諾;馬克·韋希特爾
• 申請（專利權）人: 硅絕緣體技術有限公司
• 主分類號: H01L21/324
• 分類號: H01L21/324;H01L21/28
• 代理公司: 北京三友知識產權代理有限公司
• 代理人: 孫海龍

技術領域

本發明總體上涉及控制多層半導體晶片中的陷阱界面密度。

因此，本發明可以用于控制絕緣體上硅(SOI)晶片中的陷阱界面密度，但是它也適用于用從半導體材料中選擇的材料制成的任何一種多層晶片(“半導體晶片”)。

將本發明應用于控制利用轉移方法(transfer?method)而獲得的多層半導體晶片中的陷阱界面密度尤其有利。

背景技術

要說明的是，在本文中術語“轉移方法”是指一種用于制造多層半導體晶片并包含轉移步驟的方法，在該轉移步驟期間：

·將頂部(或“供體(donor)”)晶片接合在底部晶片(也稱為“操作(handle)”晶片或者“受體(receiver)”晶片)上，

·在接合之后，頂部晶片的至少一部分與底部晶片保持在一起。

例如可以根據以下方法來執行轉移方法：

·Smart-Cut^TM方法(要說明的是，例如在由Kluwer?Academic?Publisher出版的Jean-Pierre?Colinge所著的″Silicon?On?Insulator?Technologies《Materials?to?VLSI》″的第二版中可以找到對該方法的全面描述)，

·ELTRAN^TM方法，

·等等…

Dit是描述陷阱界面密度特性的參數，陷阱界面密度被定義為位于多層結構的兩層間的界面(例如，SOI結構的埋氧層(BOX)和表面有源層之間的界面)處的電陷阱的密度。在本文中，將Dit和“陷阱界面密度”理解為等同的。

該密度通常以每(eV.cm²)的陷阱數(即，以#/eV.cm²)表示，并且針對SOI中的BOX/有源層界面的典型值是10¹²#/eV.cm²。例如可以使用偽MOSFET測量技術來測量Dit。

多層半導體晶片的“有源層”是將在其中創建部件的層，該層通常與晶片的其余部分電絕緣。該有源層通常是晶片的表面層。

Dit是重要的參數，因為它對多層晶片的層中的電載流子的遷移率有影響。作為示例，SOI的BOX/有源層界面處的Dit對有源層的載流子遷移率有影響，而載流子遷移率繼而是影響晶片的電性能的參數。

因此，為了影響晶片的電性能(以及將在晶片上形成的器件的性能)，期望控制多層晶片的給定界面(例如，SOI晶片的BOX/有源層界面)處的Dit值。

更確切地說，就提高多層半導體晶片的有源層中的電載流子的遷移率而言，希望使晶片中的有源層和相鄰底層之間的界面處的Dit值最小(在該界面處，較低的Dit表現出與較高的遷移率相關聯)。

在包括覆蓋絕緣層(例如，氧化層)的有源層(例如，由Si制成)的典型SOI晶片的情況下，這將意味著希望降低有源層和氧化層之間的界面處的Dit。

要說明的是，在本文中我們將如下的多層晶片稱為“SOI型晶片”，即，該多層晶片包括：

·支撐層(例如，對于經典SOI為體硅(bulk?Si))，

·位于晶片的表面區域中的有源層(例如Si薄膜，但也可以是其他類型的膜，例如SiGe、Ge等)，

·和這兩層之間的絕緣埋層(例如，埋氧層)。

還希望降低一組晶片(即，在相同的條件下在晶片制造設施中制造的一組晶片)的各多層晶片之間的Dit值的變化率。

已知對SOI晶片進行低溫熱處理以降低Dit及其在晶片中的變化率?？梢栽谥行曰蛘邇H含有少量氫的氣氛(例如，含2％H₂的N₂或Ar氣氛)中，以高達600℃的溫度執行這種熱處理30分鐘至120分鐘的時長。

這種處理被稱為“形成氣體退火”(FGA)。例如Scholberg-Henriksen等人在通訊“Oxide?charges?induced?by?plasma?activation?for?wafer?bonding”，Sensors?and?Actuators?A?102(2002)，99-105，Elsevier中提及了這種處理。

通?？捎^察到，當對包括多于一層的晶片進行FGA處理時，這種處理使得可以降低位于晶片表面下的第一界面處的Dit(“這里的界面理解為兩個相鄰層之間的分界”)。