[發明專利]用于多核處理器中非一致性高速緩存的系統和方法

有效

• 申請號: 200580044884.X
• 申請日: 2005-12-27
• 公開（公告）號: CN101088075A
• 公開（公告）日: 2007-12-12
• 發明（設計）人: C·休斯;J·塔克三世;V·李;Y·陳
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F12/08
• 分類號: G06F12/08
• 代理公司: 永新專利商標代理有限公司
• 代理人: 王英

技術領域

本發明總體上涉及微處理器，更具體而言，涉及可以包括多個處理器內核的微處理器。

背景技術

現代微處理器可以在單個半導體器件上包括兩個或多個處理器內核。這種微處理器可以被稱為多核處理器。與使用單內核相比，使用多個內核可以改進性能。但是，傳統的共享高速緩存架構可能并不特別適合于支持多核處理器的設計。這里，“共享”可以指每個內核都可以訪問該高速緩存中的高速緩存行(cache?line)。傳統架構的共享高速緩存可以使用一個公共結構來存儲高速緩存行。由于布局約束和其它因素，從這種高速緩存到一個內核的訪問等待時間可能不同于到另一個內核的訪問等待時間。通常，通過為對不同內核的訪問等待時間采用“最壞情況”設計規則來補償這種情況。這種策略可能會增大對所有內核的平均訪問等待時間。

可以對該高速緩存進行分區，并將各個分區布置在包含多個處理器內核的整個半導體器件中。但是，這本身不會顯著地減小所有內核的平均訪問等待時間。對于物理位置靠近某個特定內核的高速緩存分區來說，該發出請求的內核可以具有改進的訪問等待時間。但是，該發出請求的內核還會訪問半導體器件上物理位置與其相距較遠的分區中包含的高速緩存行。對這些高速緩存行的訪問等待時間會顯著大于對物理位置靠近該發出請求的內核的高速緩存分區中的高速緩存行的訪問等待時間。

附圖說明

結合附圖以示例性而非限制性的方式說明本公開，圖中相似的標號代表類似的元件，其中：

圖1是根據本公開的一個實施例的環形互連上的高速緩存單元(cache?molecule)的示意圖；

圖2是根據本公開的一個實施例的高速緩存單元的示意圖；

圖3是根據本公開的一個實施例的高速緩存鏈(cache?chain)中的高速緩存片(cache?tile)的示意圖；

圖4是根據本公開的一個實施例的用于搜索高速緩存行的示意圖；

圖5是根據本公開的另一個實施例的非一致性高速緩存(non-uniform?cache)架構集合服務的示意圖；

圖6A是根據本公開的另一個實施例的查找狀態保持寄存器的示意圖；

圖6B是根據本公開的另一個實施例的查找狀態保持寄存器條目的示意圖；

圖7是根據本公開的另一個實施例的用于搜索高速緩存行的方法的流程圖；

圖8是根據本公開的另一個實施例的具有細目表(breadcrumbtable)的高速緩存單元的示意圖；

圖9A是根據本公開的一個實施例的、包括具有多個內核和高速緩存單元的處理器的系統的示意圖；

圖9B是根據本公開的另一個實施例的、包括具有多個內核和高速緩存單元的處理器的系統的示意圖。

具體實施方式

下面的描述包括設計和操作多核處理器中的非一致性共享高速緩存的技術。在下面的描述中，為了提供對本發明的更徹底的理解，列出了很多具體細節，諸如邏輯實現、軟件模塊分配、總線和其它接口信號傳輸技術、以及操作細節。但是，本領域技術人員將會理解，可以在沒有這些具體細節的情況下實施本發明。在其它實例中，為了不混淆本發明，沒有詳細示出控制結構、門級電路和完整的軟件指令序列。本領域的那些普通技術人員根據這里的描述，將能夠實現正確的功能而無需過度的實驗。在某些實施例中，在安騰處理器家族兼容的處理器(諸如由英特爾公司制造的那些處理器)、相關聯的系統和處理器固件的環境中公開了本發明。但是，也可以利用其它類型的處理器系統來實現本發明，諸如利用奔騰兼容處理器系統(諸如由英特爾公司制造的那些處理器系統)、X-Scale家族兼容處理器、或其他廠商或設計商的任何處理器架構的任何各種不同的通用處理器。另外，一些實施例可以包括或可以是專用處理器，諸如圖形、網絡、圖像、通信、或者任何其它已知或可獲得的類型的處理器連同其固件。

現在參見圖1，根據本公開的一個實施例，示出了環形互連上的高速緩存單元的示意圖。處理器100可以包括幾個處理器內核102-116和高速緩存單元120-134。在不同的實施例中，處理器內核102-116可以是公共內核設計的相似復制，或者它們的處理能力可以有實質的不同。高速緩存單元120-134整體上在功能上等價于傳統的單一高速緩存。在一個實施例中，他們可以形成二級(L2)高速緩存，而一級(L1)高速緩存位于內核102-116內。在其它實施例中，高速緩存單元可以位于整個高速緩存層次體系中的不同級。