[發明專利]LDPC編碼方法和裝置

有效

• 申請號: 200580031594.1
• 申請日: 2005-07-20
• 公開（公告）號: CN101432968A
• 公開（公告）日: 2009-05-13
• 發明（設計）人: 湯姆·理查森;金輝
• 申請（專利權）人: 高通股份有限公司
• 主分類號: H03M13/00
• 分類號: H03M13/00
• 代理公司: 永新專利商標代理有限公司
• 代理人: 王 英

1.一種低密度奇偶校驗LDPC編碼器，包括：

存儲器模塊，其至少包括N×L×K個存儲單元，其中N和L都是正整數并且K是＞1的整數；

可控制置換器，其耦合到所述存儲器模塊，對至少N個元素執行元素重排序操作；

向量累加器模塊，其包括N個并行排列的累加器，所述向量累加器模塊包括：

i)至少N個比特寬的第一輸入端，其對應于所述可控制置換器的輸出端；

ii)至少N個比特寬的第二輸入端，以及

iii)至少N個比特寬的向量累加器輸出端；

包括N×K個存儲單元的可控制存儲設備，所述可控制存儲設備包括：塊選擇控制信號輸入端，其用于接收指示一個包括將被訪問的至少N個存儲單元的塊的信號；可控制存儲設備輸入端，其對應于所述向量累加器輸出端；以及至少N個比特寬的可控制存儲設備輸出端，其用于輸出從所述可控制存儲設備讀出的至少N個比特以作為所述第二輸入端的輸入；以及

其中，耦合到所述可控制存儲設備的塊選擇模塊用于向所述可控制存儲設備提供作為所述信號的塊選擇控制信號。

2.如權利要求1所述的編碼器，所述編碼器進一步包括：

控制模塊，其用于根據將被執行的編碼操作來生成第一選擇模塊控制信號，所述第一選擇模塊控制信號作為第一控制信號輸入被提供給所述塊選擇模塊。

3.如權利要求2所述的編碼器，

其中，所述塊選擇模塊根據碼提升因子生成所述塊選擇控制信號；并且?

其中，所述控制模塊進一步生成重排序控制信號，該重排序控制信號被提供給所述可控制置換器的重排序控制輸入端。

4.如權利要求2所述的編碼器，進一步包括：

至少N個比特寬的總線，其用于將所述存儲器模塊耦合到所述可控制置換器。

5.如權利要求3所述的編碼器，其中，所述塊選擇模塊進一步包括塊地址選擇輸出端，該塊地址選擇輸出端耦合到所述存儲器模塊的相應輸入端。

6.如權利要求5所述的編碼器，其中，所述塊選擇模塊進一步包括第二選擇模塊控制輸入端，其用于接收指示將被使用的碼提升因子的信號。

7.如權利要求6所述的編碼器，其中，所述控制模塊進一步生成被提供給所述存儲器模塊的存儲器地址控制信號。

8.如權利要求7所述的編碼器，其中，所述存儲器模塊包括尋址邏輯，其用于根據所述存儲器地址控制信號和所述塊地址選擇輸出端的塊地址選擇信號生成存儲器訪問信號。

9.如權利要求8所述的編碼器，

其中，所述可控制存儲設備進一步包括讀/寫控制輸入端；并且

其中，所述控制模塊進一步包括讀/寫控制信號輸出端，該讀/寫控制信號輸出端耦合到所述可控制存儲設備的所述讀/寫控制輸入端。

10.如權利要求1所述的編碼器，其中，所述可控制存儲設備的所述存?儲設備輸出端耦合到所述向量累加器模塊的所述第二輸入端以及所述存儲器模塊的輸入端。

11.如權利要求9所述的編碼器，其中，所述讀/寫控制信號輸出端進一步耦合到所述存儲器模塊的相應輸入端。

12.如權利要求7所述的編碼器，其中，所述存儲器地址控制信號是大于0并且小于L+1的整數值，并且在編碼操作期間通過每個所表示的整數值1到L來循環，其中L是正整數。

13.如權利要求6所述的編碼器，其中，將被使用的所述碼提升因子是用戶選擇的控制值SK，其是K的整數因子。

14.如權利要求13所述的編碼器，其中，當所述碼提升因子SK小于K時，在編碼期間，所述存儲器模塊中的N×L×(K-SK)個存儲單元沒有被使用。

15.如權利要求13所述的編碼器，其中，當所述碼提升因子SK小于K時，在編碼期間，所述可控制存儲設備中的所述N×K個存儲單元的一部分沒有被使用。