[發明專利]半導體存儲器裝置

無效

• 申請號: 02103564.4
• 申請日: 2002-02-07
• 公開（公告）號: CN1381847A
• 公開（公告）日: 2002-11-27
• 發明（設計）人: 奧田正樹
• 申請（專利權）人: 富士通株式會社
• 主分類號: G11C11/401
• 分類號: G11C11/401;G11C11/406;G11C11/4063
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 馮賡宣

技術領域

本發明涉及一種半導體存儲器裝置，更具體地說是涉及能夠同時讀取數據和刷新數據的半導體存儲器裝置。

發明背景

因為DRAM(動態隨機存取存儲器)需要刷新存儲單元，所以當刷新存儲單元時習慣作法是暫時禁止從外部電路存取。

特別是當需要高速存取時，暫時禁止從外部電路對DRAM存取構成了DRAM的一個缺點，因為暫時禁止存取延長了存取的響應時間。

鑒于上述缺點，申請人提交了一項涉及半導體存儲器裝置的專利申請(在下文被稱做“提交申請所公開的半導體存儲器裝置”)(日本專利申請No.2000-368423)，甚至當此裝置的存儲單元被刷新時，也可以從外部電路存取該裝置。

圖11中的附圖是說明提交申請所公開的半導體存儲器裝置的操作原理的簡圖。如圖11所示，提交申請所公開的該半導體存儲器裝置包括16個子塊的存儲器陣列和4個子塊的奇偶校驗陣列。

每一子塊包括以存儲單元的矩陣形式配置的單元陣列，讀出放大器(sense?amplifier)和譯碼器。

存儲器陣列的子塊用于存儲普通數據，奇偶校驗陣列的子塊用于存儲奇偶校驗數據。

圖12中的附圖是說明數據被從存儲器陣列讀取的方式的附圖。如圖12所示，當從存儲器陣列讀取數據時，數據D1-D4被從子塊行讀出(所示陰影部分)。

圖13中的附圖是說明存儲單元被刷新的方式的附圖。在提交申請所公開的半導體存儲器裝置里，各子塊每次一塊被連續刷新。在圖13所示的示例中，所示的畫上陰影線的子塊2-3被刷新。根據操作的具體示例，一行子塊從左到右被連續刷新，當每一行的所有子塊都被刷新完時，則下一行的子塊開始被刷新。

圖14中的附圖是說明子塊被刷新同時數據被讀取的方式的附圖，即關于子塊被刷新同時讀取彼此重疊的數據。

在圖14所示的示例中，數據被從存儲器陣列的子塊2-1至2-4讀出，并且存儲器陣列的子塊2-3的數據被刷新。

在這種情況下，由于不能從子塊2-3中讀取數據，提交申請所公開的半導體存儲器裝置將從子塊2-1、2-2、2-4中輸出的數據和從子塊2P中讀出的奇偶校驗數據提供到數據恢復電路200中，數據恢復電路200用于從提供的數據恢復子塊2-3的數據。

圖15是提交申請所公開的半導體存儲器裝置詳細配置的方框圖。

如圖15所示，提交申請所公開的半導體存儲器裝置包括“異或”電路10，奇偶校驗單元11，DQ0-DQ3單元12-15，“異或”電路16，刷新信號生成電路17和選擇器18-21。

“異或”電路10將輸入數據DQ0-DQ3異或，并且將結果做為奇偶校驗數據寫入奇偶校驗單元11。

DQ0-DQ3單元12-15存儲所輸入的數據，并且根據讀出請求提供讀出數據到選擇器18-21。

刷新信號生成電路17生成刷新信號用以刷新DQ0-DQ3單元12-15，并且提供生成的刷新信號到選擇器18-21。在所示示例中，DQ0單元12被畫上陰影示出并且被刷新。因此，只有從刷新信號生成電路17輸出到選擇器18的刷新信號是“H”(高電平)，而從刷新信號生成電路17輸出到選擇器19-21的其它刷新信號是“L”(低電平)。

如果來自“異或”電路16的輸出信號與來自刷新信號生成電路17的輸出信號都是“H”，則選擇器18-21選擇并且輸出信號，該信號與來自DQ0-DQ3單元12-15的輸出信號反相。否則，選擇器18-21直接從DQ0-DQ3單元12-15輸出信號。

圖16是選擇器18-21詳細配置的方框圖。

如圖16所示，選擇器18-21的每一選擇器包括“與非”元件30，反相器31、32和傳輸電路33、34。

“與非”元件30將刷新信號生成電路17的輸出信號(以下被稱做“刷新信號”)和“異或”電路16的輸出信號(以下被稱做“異或信號”)的邏輯積的反相信號，提供到反相器31以及傳輸電路33的反相輸入端和傳輸電路34的非反向輸入端。

反相器31將“與非”元件30的輸出信號的反相信號提供到傳輸電路33的非反向輸入端和傳輸電路34的反相輸入端。

反相器32將單元(DQ0-DQ3單元12-15的任意一個)的輸出信號反相提供到相應傳輸電路33。

如果“與非”元件30的輸出信號是“L”，那么輸出電路33直接從反相器32輸出信號。

如果“與非”元件30的輸出信號是“H”，那么輸出電路34直接輸出單元數據。

下面將描述提交申請所公開的半導體存儲器裝置的操作。