[發明專利]觸發器設計的改進

有效

• 申請號: 01121684.0
• 申請日: 2001-06-06
• 公開（公告）號: CN1337781A
• 公開（公告）日: 2002-02-27
• 發明（設計）人: I·羅伯特森;R·辛普森
• 申請（專利權）人: 德克薩斯儀器股份有限公司
• 主分類號: H03K3/00
• 分類號: H03K3/00
• 代理公司: 上海專利商標事務所
• 代理人: 吳蓉軍

本發明一般涉及到觸發器的設計，特別是涉及到高性能觸發器的設計。

圖1到圖4涉及到一種公知的可掃描觸發器。在圖1中給出了用于所述設備的電路符號1。所述觸發器具有數據輸入端D和SD、控制輸入ScanZ和CLK以及輸出端Q、QZ和SQ。(在本說明書中，字母Z表示反相信號，所以，輸出QZ是輸出Q的反相信號。)在與測試目的相關的實踐中，這種觸發器在移位寄存器中被利用連接到下一個SD輸入端上的每一個SQ輸出端鏈接到一起。

圖2給出了用于上述已知可掃描觸發器的電路方案。所述SD和D輸入端被耦合到包括兩個三態反相器3和4的多路轉接器2的輸入端。當ScanZ輸入端處于高電平時(即當Scan處于低電平時)，三態反相器3將D輸入反相，而當ScanZ處于低電平時，三態反相器3呈現高阻抗。相反，當ScanZ處于低電平時，三態反相器4反相所述SD輸入，而當ScanZ處于高電平時，三態反相器4呈現高阻抗。因此，多路轉接器2的輸出根據所述Scan的輸入不同或是DZ(經過反相的D)或是SDZ(經過反相的SD)。

多路轉接器2的輸出被耦合到傳輸門5的輸入端，當CLK處于低電平(CLKZ為高)時，傳輸門5將所述輸入傳送到輸出，而當CLK處于高電平時(CLKZ為低)時，傳輸門5呈現高阻抗。傳輸門5的輸出被耦合到鎖存器6的輸入端，該鎖存器6包括反相器7和三態反相器8。當CLK為高時，反相器7反相傳輸門5的輸出和三態反相器8反相反相器7的輸出。三態反相器8的輸出被耦合到反相器7的輸入端，借此當CLK為高時建立一個反饋回路。當CLK為低時，所述三態反相器的輸出呈現高阻抗，從而使當CLK從高變低時所述反饋回路被阻斷。

鎖存器6的輸出端被耦合到第二傳輸門9的輸入端，當CLK為高時該傳輸門9傳送鎖存器6的輸出，而當CLK為低時該傳輸門9阻斷那個輸出信號。傳輸門9的輸出端被耦合到包括反相器11和三態反相器12的第二鎖存器10。傳輸門9的輸出端被耦合到反相器11的輸入端，反相器11的輸出端被耦合到三態反相器12的輸入端。當CLK為低時三態反相器12用做一個反相器，而當CLK為高時該三態反相器12呈現高阻抗。三態反相器12的輸出端被耦合到反相器11的輸入端。由此，除了用于三態反相器8和12的控制信號被連接從而當在鎖存器6中所述反饋回路被連接而在鎖存器10中被去連接或相反以外，第二鎖存器12的功能相當于第一鎖存器6。

鎖存器10的輸出端(即反相器11的輸出端)被耦合到反相器13和14以分別提供SQ和Q輸出。鎖存器10的輸入端(即傳輸門9的輸出端)被耦合到反相器15以提供QZ輸出。

下面結合圖2所示的方案和圖3所示的定時圖描述圖1和2所示可掃描觸發器的操作。在圖2所示的電路中已經標記了節點的標號并在圖3中示出了這些節點處的電壓。節點U是多路轉接器2的輸出端，節點V是傳輸門5的輸出端，節點W是鎖存器6的輸出端，節點X是傳輸門9的輸出端和節點Y是鎖存器10的輸出端。

圖3所示的定時圖假設ScanZ輸入為高，因此，多路轉接器2的輸出是D輸入的反相。

圖3所示定時圖所示的D輸入最初為高，當CLK信號為低時下降并當CLK信號為高時再次上升。這示出了當所述D信號與所述CLK信號異步時通常的運行情況。節點U是一個簡單的D輸入端反相。節點V處的電壓取決于傳輸門5和三態反相器8。當CLK為低時，V處的電壓跟隨U處的電壓。當CLK為高時，V處的電壓跟隨三態反相器8的輸出。當CLK為高時，三態反相器8的輸出是信號W的反相信號。

在圖3所示的例子中，由于CLK和U都為低，所以，V最初為低；W為高。當CLK變高時，V是W的反相一個保持為低。當U上升時，V在相同的時間處上升(承受經過傳輸門5的傳送延時)。因此，W在相同的時間處下降。當CLK為高時，如同跟隨W的反相一樣，V保持為高。當U的值下降時，CLK為高，從而所述傳輸門不導通，因此V保持為高(W的反相)直到CLK變低為止。V的下降沿因此被延遲，從而使它與CLK的下降沿異步。但是，D的上升沿與所述CLK信號不同步。