[發明專利]接收輸入數據的電路

無效

• 申請號: 01121181.4
• 申請日: 2001-06-13
• 公開（公告）號: CN1391346A
• 公開（公告）日: 2003-01-15
• 發明（設計）人: 陳宜弘;李明憲;郭矩陽
• 申請（專利權）人: 矽統科技股份有限公司
• 主分類號: H03K5/00
• 分類號: H03K5/00;H03L7/00
• 代理公司: 北京市柳沈律師事務所
• 代理人: 黃敏

本發明涉及一種同步接收電路，特別涉及解決不確定抵達時間問題的同步接收輸入數據的電路。

在高速集成電路設計中，相對于集成電路使用的時鐘周期來說，集成電路間的大型延遲變動已經成為嚴重的問題。此大型延遲變動可能來自許多不同的原因，例如制造時的程序變動、操作電壓變動、溫度變動、時鐘信號扭曲(skew)、時鐘信號顫動(jitter)、或載入輸入的變動等等。在高頻同步系統中，要保持信號在一時鐘周期中同時抵達是件困難的事。因此目標端需要等待數個時鐘周期以接收數據。而此狀況往往造成芯片處理結果的錯誤。

參照圖1。本圖例示兩個具有M個時鐘周期的數據延遲(delay?latency)，以及具有m個時鐘周期的延遲變動(delay?variation)的次系統。傳送器102與接收器100的來源與目標時鐘軌跡理想的保持平衡。信號抵達時間由數據延遲以及延遲變數決定。當數據延遲為6ns以及延遲變動為2ns時，信號抵達時間落在4ns與8ns之間。對于接收器100來說，如果時鐘周期為10ns的話，所接收的數據將不會有任何問題。然而假如時鐘周期為5ns時，在4ns到8ns間變動的抵達時間便會在接收器100處發生接收到錯誤數據的情形。假如接收器100設計為在第一時鐘周期對接收的信號進行取樣，設計者需要將信號抵達時間控制在0ns到5ns之間。假如接收器100設計為在第二時鐘周期對接收的信號進行取樣，設計者即需將信號抵達時間控制在5ns到10ns之間。必須指出的是，在上述的例子中，延遲變動皆小于時鐘周期。

當延遲變動大于時鐘周期時，上面所描述的方法就無法再使用了。于是設計者需要面對延遲變動的控制問題，而此問題的處理在高頻系統中卻是件困難的工程。

本發明提供接收一輸入數據的電路，此電路具有一多階段先入先出機制，因此能確保接收數據的正確性。此電路包括一寫入致能脈沖定序器，響應一重設信號，供循序產生多個寫入致能信號。此電路也包括一N階段先入先出機制，循序存儲一輸入數據，并且響應該多個寫入致能信號，而輸出此輸入數據。另外，一輸出階段選擇器循序產生一控制信號，而一N對1的多工器則選擇性地從N階段先入先出機制中輸出此數據。

本發明所提供的一種接收一輸入數據的電路，該輸入數據具有一延遲變動，并且該輸入數據具有多個數據單元，該多個數據單元以一預定次序輸入至該電路，該電路包含：一寫入致能脈沖定序器，接收一重設信號以及一時鐘信號，該寫入致能脈沖定序器依序產生多個寫入致能信號；一N階段寄存器，該N階段寄存器具有N個寄存器階段，接收該多個寫入致能信號，該N個寄存器階段中的每一個階段具有一輸出端，該輸出端供輸出一個相對應的數據單元，以便在一個相對應的寄存器階段循序存入各該多個數據單元；一輸出階段選擇器，該輸出階段選擇器供產生一控制信號；以及一多工器，該多工器輸入來自該N階段寄存器的各個相對應的數據單元，該多工器響應該控制信號，依該預定次序，供輸出各個相對應的數據單元。??

必須指出的是，本發明可應用于任何具有不確定抵達時間的場合。

為更進一步理解本發明的特征，優點，下面結合附圖作詳細說明。

圖1表示兩個具有M時鐘周期的數據延遲以及m時鐘周期的延遲變動次系統的示意圖。

圖2表示本發明具有一N階段先入先出(FIFO)機制的實施例示意圖。

圖3表示階段0寄存器231的基本位單元實施例示意圖。

圖4表示具有3階段先入先出機制的實施例示意圖。

圖5A表示最佳狀況下本發明的時序例示圖。

圖5B表示最劣狀況下本發明的時序例示圖。

本發明揭露一電路，此電路供在具有延遲變動(delay?variation)下，能正確地接收輸入數據。參照圖2，此示意圖用來說明N階段先入先出(FIFO)機制的實施例。本發明包括一個寫入致能脈沖定序器205、一個N階段先入先出機制230，一個多工器235、以及一個輸出階段選擇器240。此外，寫入致能脈沖定序器205最好能夠包括一N余數累加計數器(incrementalcounter)206以及一解碼器207。

必須指出的是，在下面的說明中，時鐘信號的記號為CK，用來保持電路中的同步性。