[發明專利]接收輸入數據的電路

無效

• 申請號: 01121181.4
• 申請日: 2001-06-13
• 公開（公告）號: CN1391346A
• 公開（公告）日: 2003-01-15
• 發明（設計）人: 陳宜弘;李明憲;郭矩陽
• 申請（專利權）人: 矽統科技股份有限公司
• 主分類號: H03K5/00
• 分類號: H03K5/00;H03L7/00
• 代理公司: 北京市柳沈律師事務所
• 代理人: 黃敏

1.一種接收一輸入數據的電路，該輸入數據具有一延遲變動，并且該輸入數據具有多個數據單元，該多個數據單元以一預定次序輸入至該電路，該電路包含：一寫入致能脈沖定序器，接收一重設信號以及一時鐘信號，該寫入致能脈沖定序器依序產生多個寫入致能信號；

一N階段寄存器，該N階段寄存器具有N個寄存器階段，接收該多個寫入致能信號，該N個寄存器階段中的每一個階段具有一輸出端，該輸出端供輸出一個相對應的數據單元，以便在一個相對應的寄存器階段循序存入各該多個數據單元；

一輸出階段選擇器，該輸出階段選擇器供產生一控制信號；以及

一多工器，該多工器輸入來自該N階段寄存器的各個相對應的數據單元，該多工器響應該控制信號，依該預定次序，供輸出各個相對應的數據單元。

2.如權利要求1所述的電路，其中該寫入致能脈沖定序器包含：

一N余數累加計數器，該N余數累加計數器響應該重設信號以及該時鐘信號，供產生一計數信號；以及

一解碼器，響應該計數信號，供循序產生該多個寫入致能信號。

3.如權利要求1所述的電路，其中該數據單元為一字節。

4.如權利要求1所述的電路，其中該輸出階段選擇器包含：

一初始階段單元，該初始階段單元響應該重設信號，供輸出一設定信號以及一初始階段號碼信號；以及

一輸出階段選擇定序器，該輸出階段選擇定序器響應該設定信號，供產生該控制信號、該時鐘信號、以及該初始階段號碼信號。

5.如權利要求4所述的電路，其中該輸出階段選擇定序器包含一N余數累加計數器。

6.如權利要求4所述的電路，其中該初始階段單元還接收一最佳延遲數值。

7.如權利要求1所述的電路，其中該多工器為一N對1多工器。